基本单元电路chap4-3

1、CMOS组合逻辑门的设计. 12.2 2.2 有比逻辑有比逻辑概念概念有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以它经常以降低稳定性降低稳定性和和付出额外功耗付出额外功耗为代价为代价由一个实现逻辑功能的由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成下拉网络和一个简单的负载器件组成In1In2PDNIn3FVDD负载负载In1In2PDNIn3FVDDPMOS负载负载A.A.一般情况一般情况 B.B.伪伪NMOSNMOS有比逻辑有比逻辑VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1

2、In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a) resistive load(b) depletion load NMOS(c) pseudo-NMOSVT M2EnableVDDAdaptive LoadCMOS组合逻辑门的设计. 10如何建立一个更好的负载器件如何建立一个更好的负载器件改善负载（改善负载（2 2）：差分串联电压开关逻辑）：差分串联电压开关逻辑(DCVSL)(DCVSL)差分逻辑：每一个输入输出都具有互补的形式差分逻辑：每一个输入输出都具有互补的形式正反馈机制：在不需要负载器件时将其关断正反馈

3、机制：在不需要负载器件时将其关断In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1CMOS组合逻辑门的设计. 11例例6.8 DCVSL6.8 DCVSL瞬态响应瞬态响应下图是下图是DCVSL的一个的一个AND/NAND门瞬态响应的例子门瞬态响应的例子00.20.40.60.81.0-0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4特点特点静态逻辑：静态逻辑：互补互补NMOS下拉管，交叉连接下拉管，交叉连接PMOS 上拉管上拉管负载负载：仅一个：仅一个

4、PMOS 管，具有伪管，具有伪NMOS 优点优点差分型：差分型：同时要求正反输入，面积大，但在要求互补输同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利出或两个下拉网络能共享时比较有利比通常的比通常的CMOS逻辑慢逻辑慢（因（因Latch 反馈作用有滞后现象，反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的但在特定情况下很快，例如存储器纠错逻辑的XOR 门）门）无静态功耗无静态功耗，但有较大的翻转过渡（，但有较大的翻转过渡（Cross-over）电流）电流CMOS组合逻辑门的设计. 12CMOS组合逻辑门的设计. 13OutOutBAABDCVSLDCVSL

5、的例子（共享逻辑）的例子（共享逻辑）BBCMOS组合逻辑门的设计. 14设计考虑：单端门与差分门设计考虑：单端门与差分门 差分门差分门 vs. vs. 单端门单端门优点：优点：使所需要的门的数目减少一半使所需要的门的数目减少一半避免了由于增加反相器引起的时差问题避免了由于增加反相器引起的时差问题缺点：缺点：使需要布置的导线数量加倍使需要布置的导线数量加倍动态功耗较高动态功耗较高CMOS组合逻辑门的设计. 152.3 2.3 传输管逻辑传输管逻辑传输管基本概念传输管基本概念通过允许原始输入驱动栅端和源通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体漏端来减少实现逻辑所需要的晶体管数目

6、管数目传输管实现的传输管实现的AND门门属于静态门：属于静态门： 在所有情况下，电源和地之间都存在一条低阻抗的在所有情况下，电源和地之间都存在一条低阻抗的通路通路 N个晶体管代替个晶体管代替2N个个(减少了器件的数目减少了器件的数目) 没有静态功耗没有静态功耗 无比电路无比电路 双向双向 (vs. 单向单向)ABF0A0BFBBBA BA NMOS传输门传输高电平特性传输门传输高电平特性CLVcVoutVin源端(G)(D)(s)Hints: VD=VG, 器件始终器件始终处于饱和区处于饱和区, 直到截止直到截止（类似于饱和负载的特性）（类似于饱和负载的特性）Vin=VDD,Vc=VDDN N

7、管导通，对输出端的负载管导通，对输出端的负载电容充电，输出上升为高电容充电，输出上升为高电平；电平；V VDSDS=V=Vinin-V-VoutoutV VGSGS=V=VDDDD-V-VoutoutV Vinin-V-Voutout V VDDDD-V-Voutout-V-VT T因此，因此，NMOSNMOS管处于饱和状管处于饱和状态；态；负载电容充电电流：负载电容充电电流：IDN=KN(VDD-VTN-Vout)2CLVcVoutVin负载电容充电电流：负载电容充电电流：IDN=KN(VDD-VTN-Vout)2当当V Voutout = V = VDDDD-V-VTNTN时，时，NMOS

8、NMOS管截止；管截止；传输高电平存在阈值损失；传输高电平存在阈值损失；减小减小N N管的阈值电压，提高控制信管的阈值电压，提高控制信号电压，可以减少阈值损失；号电压，可以减少阈值损失；NMOS传输门传输低电平特性传输门传输低电平特性CLVcVoutVin漏端(G)(s)(D)当当V VininVVDDDD-V-VT T时：时：V Vinin-V-VoutoutVVDDDD-V-Voutout-V-VT T, ,满足满足V VDSDSVVGSGS-V-VT T，即即V VininVVDDDD-V-VT T时时NMOSNMOS管处于管处于饱和饱和状态，状态，VDS=Vout-Vin=0时，时，电

9、流为电流为0，低电平，低电平无损失的传送到输无损失的传送到输出端。出端。当当V VininVout2=0=1=out2=0=通过通过M4M4的栅的栅- -源及栅源及栅- -漏电容耦合使漏电容耦合使Out1Out1作用：作用：Out2Out2不能降至不能降至0V0V；Out1Out1过多会导致求过多会导致求值错误；静态值错误；静态NANDNAND门门有少量静态功耗有少量静态功耗CMOS组合逻辑门的设计. 61回栅耦合的影响回栅耦合的影响电容耦合引起电容耦合引起Out1显著降低，所以显著降低，所以Out2不能全程下降至不能全程下降至0VVoltageTime, nsCLKInOut1Out2CMO

10、S组合逻辑门的设计. 62时钟馈通时钟馈通它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起的效应的效应Out和和CLK输入之间的耦合电容由预充电器件的栅输入之间的耦合电容由预充电器件的栅-漏电容组成漏电容组成快速上升和下降的时钟边沿会耦合到信号节点快速上升和下降的时钟边沿会耦合到信号节点Out上上CLCLKCLKBAOutMpMeVDDCMOS组合逻辑门的设计. 63时钟馈通时钟馈通对串扰的影响非常敏感，因为对串扰的影响非常敏感，因为输出节点的较高阻抗和输出节点的较高阻抗和电容耦合电容耦合CL1CLKCLKB=0A=0Ou

11、t1MpMeOut2CL2In动态动态NAND静态静态NAND=1=0M1M2M6M4M5VDDVDD过程：过程：CLK上升沿通上升沿通过过Mp的栅的栅-漏电容耦漏电容耦合使合使Out1所上升所上升（Vdd)作用：作用：Mp的漏的漏-衬底结正偏衬底结正偏=衬底电流衬底电流；诱发；诱发CMOSCMOS闩锁闩锁时钟馈通时钟馈通时钟的上升沿和下降沿均会引发时钟馈通效应时钟的上升沿和下降沿均会引发时钟馈通效应3.4 3.4 串联动态门串联动态门012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV预充电：，求值：在 之前的延时期内，导通；直至截

12、止停止 ，但此时已损失了且无法恢复动态CMOS门的输入若出现若出现10的翻转的翻转，就会导致预充电电荷的损失要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的方法是在预充电期间置所有的输入为输入为0在动态在动态CMOS单元之间加单元之间加1个反相器（多米诺单元）个反相器（多米诺单元）VtCLKInOut1Out2 VVTnCLKCLKOut1InMpMeMpMeCLKCLKOut2VDDVDD直接串联动态门直接串联动态门形成多级逻辑结构的方法并不可行形成多级逻辑结构的方法并不可行电荷损失导致噪声容限降低并可能引起功能出错电荷损失导致噪声容限降低并可能引起功能

13、出错01 1 1010CMOS组合逻辑门的设计. 66基本概念基本概念一个一个n型动态逻辑块后面接一个静态反相器构成型动态逻辑块后面接一个静态反相器构成多米诺逻辑多米诺逻辑In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp1 11 00 00 1VDDVDDCMOS组合逻辑门的设计. 67多米诺逻辑的名字来历多米诺逻辑的名字来历有如一条崩塌的多米诺骨牌线有如一条崩塌的多米诺骨牌线!多米诺多米诺CMOS的特点的特点只能实现非反相逻辑只能实现非反相逻辑可以达到非常高的速度：只存在上升沿的延时，而可以达到非常高的速度：只存在上升沿的延时，而tpH

14、L等于等于0In1CLKMpVDD10Out101In2CLKMpVDD10Out20110In3InnCLKMpVDD10Outn01图图6.65 6.65 取消求值晶体管时预充电的传播效应。该电路也存在静态功耗取消求值晶体管时预充电的传播效应。该电路也存在静态功耗较好的做法是总是采用求值器件较好的做法是总是采用求值器件CMOS组合逻辑门的设计. 68解决多米诺逻辑非反相的问题解决多米诺逻辑非反相的问题采用差分逻辑差分采用差分逻辑差分(双轨双轨)多米诺逻辑门多米诺逻辑门在原理上类似于在原理上类似于DCVSL结构，但它采用一个预充电负载而不是结构，但它采用一个预充电负载而不是一个静态交叉耦合的

15、一个静态交叉耦合的PMOS负载负载ABMeMpClkClkMf1ClkOut = ABMf2Mp1 01 0onoffOut = ABABVDDVDD说明：晶体管说明：晶体管Mf1和和Mf2的作用是在时钟较长时间处于高电平时仍保持该电的作用是在时钟较长时间处于高电平时仍保持该电路为静态路为静态(泄漏器泄漏器)；该电路不是有比电路；该电路不是有比电路CMOS组合逻辑门的设计. 69多米诺逻辑门的优化多米诺逻辑门的优化ACLKMpVDDCLKBCLKCDCLKMeO1=AB(C+D) =AO2O2=B(C+D)=BO3O3= (C+D)为了在求值期间加速电路，采用一个较小的为了在求值期间加速电路，

16、采用一个较小的NMOS器件和一个较大的器件和一个较大的PMOS器件来实现静态反相器器件来实现静态反相器一种减少面积的优化方法是多输出多米诺逻辑一种减少面积的优化方法是多输出多米诺逻辑某些输出是其他输出的子集某些输出是其他输出的子集CMOS组合逻辑门的设计. 70CLKCLKABCMpCLKCLKDEFMpCLKCLKGHMpMeMeMeO组合多米诺组合多米诺较大的上下堆叠的动态结构由扇出较小的并行结构及复合较大的上下堆叠的动态结构由扇出较小的并行结构及复合CMOS门所代替门所代替一个重要的考虑是与回栅耦合相关的问题一个重要的考虑是与回栅耦合相关的问题CMOS组合逻辑门的设计. 71np-CMO

17、Snp-CMOS1 11 00 00 1In1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMpOut2(to PDN)to otherN-blocksto otherP-blocksCLKCLK它使用两种类型它使用两种类型(n型树和型树和p型树型树)的动态逻辑，因而避免了在关键路径的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器中由多米诺逻辑引入的额外静态反相器利用了利用了n型树和型树和p型树逻辑门之间的对偶性来消除串级问题型树逻辑门之间的对偶性来消除串级问题缺点：缺点：P型树模块比型树模块比n型树模块慢；门之间也存在与动态节点的连线型树模块慢；门之间

18、也存在与动态节点的连线CMOS组合逻辑门的设计. 724 4 设计综述设计综述6.4.1 6.4.1 如何选择逻辑类型如何选择逻辑类型是否易于设计，稳定性是否易于设计，稳定性(抗噪声能力抗噪声能力)，面积，速度或功耗，面积，速度或功耗当前的趋势是互补静态当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具，而且这些工具非常设计层次上越来越多地运用了设计自动化工具，而且这些工具非常重视提高稳定性，更适合于按比例降低电压重视提高稳定性，更适合于按比例降低电压逻辑类型逻辑类型晶体管数目晶体管数目易于实现？易于实现？有比？有比？ 延时延时功耗功耗Comp Static81N31CPL*12 + 22N43domino6 + 24N22 + clkDCVSL*103Y144-input NAND* 双轨双轨本章小结本章小结 传输管逻辑把一个逻辑门实现为一个简单的传输管逻辑把一个逻辑门实现为一个简单的开关网络，这使某些逻辑功能的实现非常简开关网络，这使某些逻辑功能的实现非常简单，但上拉时性