基于VHDL的三极管β参数测量仪的设计

1、毕业设计报告（论文） 报告（论文）题目：基于 VHDL 的三极管 参数测量仪的设计 作者所在系部： 电子工程系 作者所在专业： 通信工程 作者所在班级： B08231 作 者 姓 名 ： 冯振南 作 者 学 号 ： 指导教师姓名： 毕亚军 完 成 时 间 ： 2012 年 6 月 15 日 北华航天工业学院教务处制 北华航天工业学院北华航天工业学院 毕业设计毕业设计( (论文论文) )任务书任务书( (理工类理工类) ) 学生姓名： 冯振南 专 业： 通信工程 班 级： B08231 学 号： 指导教师： 毕亚军 职 称： 讲师 完成时间： 2012.6.15 毕业设计(论文)题目： 基于 V

2、HDL 的三极管 参数测量仪的设计 纵向课题（）理论研究（） 教师科研 课 题横向课题（ ） 应用研究（） 教师自拟课题（）应用设计（） 题目来源 学生自拟课题（） 题目类型 其 他（） 注：请直 接在所属 项目括号 内打 “” 总体设计要求及技术要点： 设计一个能够测量三极管电流放大系数 值的装置，并能够分档显示所测参数。 基本要求及技术指标如下： 1、能够对 NPN 和 PNP 三极管的 值进行测量；至少用三位数码管显示； 2、被测三极管 值范围：50300； 3、测试与显示的响应时间2S，测试误差。只需要满足0， 。只需满足0，0，即可保证 PNP 型三极管处于放大状态。 在 NPN 待

3、测三极管的偏置电路并行接入一个发光二极管，即可检测一个极性待定的 三极管究竟是 NPN 或 PNP 哪种类型。 另外，在测量 NPN 或 PNP 型三极管 参数时，因为要保证不同极性的直流放大偏置， 所以，NPN 或 PNP 的偏置电路有所不同，并通过一组跳线，实现对不同极性三极管的 参数进行有极性选择的测量。 3.4 压控振荡器 555 定时器和电阻电容构成压控振荡器，将采集的电 = 1 1 = 21 压信号转换成频率信号，振荡频率与输入电压的函数关系： (k 为 555 内部电阻比值)，再根据 值的大小与输入电压的关系： ，在一 = = = 定时间内计数脉冲的个数即可反映 值的大小。 图

4、3-4 压控振荡器 压控振荡器的波形图如下，每一次脉冲，计数一次，直到定时控制器变为负， 此时数码管显示的值即为测得的 值。占空比大于 90%，以确保数码管显示数值时， 不闪烁，更加稳定。 图 3-5 压控振荡器的波形图 3.5 单稳态触发器 由 555 定时器与电阻、电容组成的单稳态触发器作为定时控制电路，由于压控 振荡器转化的频率与 值的关系，设 1s 内通过的脉冲个数就是待测三极管的直流放 大系数 值，通过设定 R、C 的值，使定时高电平持续时间为 1s，根据单稳态触发器 暂稳持续时间公式： ； 取，计算可得： ；选取 = 3 = 9.8 100 ，在实际电路连接时可对阻值做适当调整，使

5、其在 1s 定时区间内产生的 100 脉冲数量正好等于此时的 值。 图 3-6 单稳态触发器 图 3-7 单稳态触发器的波形图 3.6 逻辑与门 图 3-8 逻辑与门 在 Multisim 仿真环节，我们用 74LS08 作为逻辑与门，而在实际实验室缺少与门芯 片的情况下，我们充分利用两个二极管和一个上拉电阻，形成了一个逻辑与门。经电路 板检测，没有发现问题，完全可以替代。 3.7 小结小结 微电流源为待测三极管提供恒定电流，确保待测三极管输出电流不因其更换而变化， 然后通过压控振荡器，将采集的电压量转化成与之成正比变化的频率，合理设定参数使 在一定时间内通过的脉冲个数即为被测三极管的 值；用

6、 555 定时器构成的单稳态触发 器产生计数时间控制信号，该信号只有一个正脉冲，从电路连通到计数时间结束，确保 了不会重复计数；最后，将两个脉冲信号通过与门相与，等待数字部分进行下一步处理。 第 4 章 数字系统 4.1 VHDL 概述 4.1.1 VHDL 的发展 VHDL 是一种面向设计的多领域、多层次的 IEEE 标准硬件描述语言，是目前十分 流行的硬件描述工具，并且被大多数 EDA 工具支持。VHDL 语言诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本 IEEE-1076(简称 87 版)之后

7、，VHDL 很好地体现了标准化的威力，因而逐步 得到推广，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可 以和 VHDL 接口，逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，公布了新版本的 VHDL，即 IEEE1076-1993(简称 93 版)，从更高的抽象层 次和系统描述能力上扩展 VHDL 的内容。 4.1.2 VHDL 的特点 VHDL 主要用于描述数字系统的结构、行为、功能和接口。VHDL 的程序结构特点 是将一项工程设计，或称实体设计(可以是一个元件，一个电路模块或一个系统)分成外 部(或称可视部分，及端口)

8、和内部(或称不可视部分)。在对一个设计实体定义了外部界 面后，一旦内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分 成内外部分的概念是 VHDL 系统设计的基本特点。VHDL 的语言形式和描述风格是在一 般的计算机高级语言的基础上，加上一些具有硬件特征的语句。 (1) VHDL 语言设计方式多样 VHDL 语言具有强大的语言结构, 只需采用简单明确的 VHDL 语言程序就可以描 述十分复杂的硬件电路。VHDL 语言能够同时支持同步电路、异步电路和随机电路的设 计实现, 这是其他硬件描述语言所不能比拟的。同时, 它还具有多层次的电路设计描述 功能。除此之外 , VHDL 语言设

9、计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的 设计方法; 既支持模块化设计方法, 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能 , 既可描述系统级电路 , 也可以描述 门级电路 ; 描述方式既可以采用行为描述、寄存器传输描述或者结构描述 , 也可以采 用三者的混合描述方式。同时,VHDL 语言也支持惯性延迟和传输延迟, 这样可以准确 地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持 标准定义的数据类型, 也支持用户定义的数据类型, 这样便会给硬件描述带来

10、较大的自 由度。 (3) VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者 从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器 件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他 的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来 实现。 (5) VHDL 语言程序易于共

11、享和复用 VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立 各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地 进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模 块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 总之，VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 设计技术齐全，方法灵活，支持广泛,系统硬件描述能力强，具有多层次描述系统硬件的 能力，可以从系统的数学模型直到门级电路，并且高层次的行为描述可以与低层次的 RTL 描述、门级描述混合使用；

12、可以实现与工艺无关的编程，工艺更新时，无需修改原 设计，只要改变相应的工艺映射工具即可；VHDL 语言标准规范，易于移植、共享和重 用。因此，它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电 路设计的工作量, 缩短开发周期。 4.2 FPGA 平台概述 4.2.1 FPGA 的概述 FPGA 是在 PAL（Programmable Logic Device，可编程阵列逻辑） ， GAL(GenericArrayLogic，通用阵列逻辑)基础之上发展起来的可编程逻辑器件。同以往 的 PAL 或 GAL 器件相比，FPGA 门级数量多，规模大，可替代几十甚至几千块通用 IC 芯

13、片，FPGA 已经成为一种系统级部件。各大 FPGA 生产商以及专业 IP 核提供商都提供 应用于各种场合的软件 IP 资源，如存储器接口、高速串行收发器、PCI(Peripheral Component Interconnection，外围部件互连)接口、FIR 或 IIR 滤波器等。这些 IP 核都经 过严密的测试及验证，在定制参数后，这些 IP 核可直接下载到 FPGA 上，实现特定的功 能。这些资源能大大促进项目开发的进程。 FPGA 芯片除了具有 ASIC 的特点之外，还具有以下几优点： (1) 硬件资源丰富。随着 VLSI(VeryLarge Scale Integratedcir

14、cuites，超大规模集成电 路)工艺的不断提高，单一芯片内部可以容纳上百万个晶体管， FPGA 或 CPLD 芯片的 规模也越来越大，其单片逻辑门数已达到上百万门，所能实现的功能也越来越强。以 Altera 公司的低端产品 CyclonelII EP3C120 为例，该芯片内部资源包括个逻辑单元，432 个 M9K 存储块，RAM 总容量是 3981Kbit，288 个嵌入式 1818 乘法器，4 个锁相环， 最大用户 Io 引脚 530 个，差分通道 233 个。 (2) 设计灵活。 FPGA 或 CPLD 芯片在出厂之前都做过百分之百的测试，不需要设 计人员承担投片风险和费用。FPGA

15、软件包中有各种输入工具、仿真工具、版图设计工 具和编程器等。电路设计人员在很短的时间内就可以完成电路的输入、编译、优化、仿 真，直至最后芯片的布局和下载。设计人员只需在自己的实验室里通过相关的软硬件环 境来完成芯片的最终功能设计。除此之外，用户可以反复地编程、擦除、使用或者在外 围电路不动的情况下修改逻辑以实现不同的功能。所以， FPGA 适合于快速原型设计。 (3) 众多 IP 核。IP 核分为软核、硬核和固核三种5。硬核的设计与工艺已完成，用 户不能随意更改，用户得到的硬核仅是产品功能而不是产品设计。固核是一种介于硬核 与软核之间的 IP 核。它既不独立、也不固定、可根据用户要求作部分修改

16、。而软核是用 HDL(HardwareDescriptionLanguage，硬件描述语言)描述的可综合的电路功能模块。由于 不涉及具体的物理实现，因此灵活性好。但也存在着性能上(如时序、面积、功耗等)可 预知性较差的缺点。各大 FPGA 生产商以及专业 IP 核提供商都提供应用于各种场合的软 件 IP 资源，如存储器接口、高速串行收发器、PCI(PeripheralComponentInterconnection， 外围部件互连)接口、FIR 或 IIR 滤波器等6。这些 IP 核都经过严密的测试及验证，在 定制参数后，这些 IP 核可直接下载到 FPGA 上，实现特定的功能。这些资源能大大

17、促进 项目开发的进程。 (4) 升级简易。FPGA 采用 ISP(In System Programming，在线可编程)技术就能使 FPGA 产品做到远程升级。 4.2.2 FPGA 发展状况 FPGA 的发展趋势主要体现在下几个方面：向更高密度、更大容量的千万门系统级 方向迈进；向低成本、低电压、微功耗、微封装和环保型方向发展；IP(Intedectual Property)资源复用理念将得到普遍认同并成为主要设计方式；MCU、DSP 等嵌入式处理 器 IP 将成为 FPGA 应用的核心。 随着处理器以 IP 的形式嵌入到 FPGA 中，ASIC(Application Specific

18、Integrated Circuits)和 FPGA 之间的界限将越来越模糊，未来的某些电路板上可能只有两部分电路： 模拟部分(包括电源)和一块 FPGA 芯片，最多还有一些大容量的存储器这一切表明，可 编程片上系统(System on a Programmable Chip，SOPC)正在成为 FPGA 最为重要的发展方 向。 目前大致采用两种方法来实现 SOPC：一种是在可编程器件 FPGA 中嵌入 CPU 内核， 获得可编程系统平台；另种是将可编程模块置入 ASIC 之中，得到具有可配置功能的 ASIC。基于以上 FPGA 的优点和未来发展趋势，这里选择 SOPC 作为 LED 显示屏控

19、制 系统的研究的方向，相信在不久的将来必促进 LED 显示屏控制技术的发展。SOPC 也是 SOC(System On Chip，片上系统)，即由单个芯片完成整个系统的主要逻辑功能。SOPC 具有 SOC 的所有优点，克服了其缺点，应用更加灵活。 4.3 开发工具 Quartus II 任何一种技术的流行，都会有很好的开发工具在后面做支持，Altera 公司开发的软、 硬件开发工具 QuartusII，和其他公司提供的一些第三方仿真软件(如 ModelSim)，为其芯 片的推广提供了有力的支持。有了这些工具使得 FPGA 开发变得方便而简洁，开发周期 大大缩短。 QuartusII 是一个集成

20、开发环境，设计人员可在里面完成 ASIC 的全部设计，包括系 统的生成、编译、仿真，并可以下载到开发器件中，进行实时评估和验证。QuatusII 软 件提供了可编程片上系统(SOPC)设计的一个综合开发环境。QuartusII 集成环境包括以下 内容：系统级设计，嵌入式软件开发、可编程逻辑器件(PLD)设计、综合、布局布线、 验证和仿真。QuartusII 设计软件根据设计者需要提供了一个完整的多平台开发环境，包 含整个 FPGA 和 CPLD 设计阶段的解决方案。 图 4-1 QuartusII 欢迎界面 下图为 QuartusII 软件的开发流程： 图 4-2 QuartusII 软件的开

21、发流程 Quartus II 软件被推荐用于所有新的 CPLD、FPGA 和结构化 ASIC 设计；支持新的 MAX II CPLD 以及 Cyclone、Stratix 和 Stratix II FPGA 以及 HardCopy结构化 ASIC 支持 MAX、FLEX 和 ACEX 设计； Quartus II 软件涵盖了从开发设计到器件实现的全部功能，更快的按键式性能表现， 更适用于引脚锁定的情况；出众的集成化综合支持；为第三方工具提供了无缝接口；转 换 MAX+PLUS II 工程的增强功能；许多设计人员使用 Quartus II 软件，并且对其印象深 刻。Quartus II 软件的设

22、计过程主要包括： 建立项目 输入设计电路（可采用不同方式） 设计编译 设计仿真 设计输入综合布局布线时序分析仿真程配置功能仿真调试工程更改管理时序逼近 设计下载 图 4-3 Quartus II 软件主界面 4.4 数字系统的整体结构 图 4-4 数字系统原理图 整个设计分别由十进制计数器模块（BCD_CNT） 、分时总线切换电路模块 （SCAN）和七段显示译码器电路模块（DEC_LED）三个子模块构成。 总的输入为十进制计数器时钟 clk，异步复位清零信号 reset，分时总线切换电路时 钟 CL。在 reset 信号为 0 期间，在每个 clk 的上升沿计数器将加 1。在每个 cl 的上升

23、沿 将会改变对三个数码管的扫描选通。总的输出为数码管选通信号 sel（三位） ，输出到七 段数码管的数据信号 ledout（七位） 。 图 4-5 数字系统的顶层模块 图 4-6 数字系统的仿真 4.5 数字系统的子模块 4.5.1 计数模块及程序 计数模块实现了对模拟系统输入频率的计数，并设置了一个 reset 复位信号。 图 4-7 计数模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity BCD_CNT is p

24、ort(reset:in std_logic; clk:in std_logic; -5MHz c1,c2,c3:out std_logic_vector(3 downto 0); end BCD_CNT; architecture cnt of BCD_CNT is signal cn1,cn2,cn3:std_logic_vector(3 downto 0); begin cnt1:process(clk,reset) begin if(reset=1) then cn1=0000; elsif(clkevent and clk=1) then if(cn19) then cn1=cn1+

25、1; else cn1=0000; end if; end if; end process cnt1; c1=cn1; cnt2:process(cn1(3),reset) begin if(reset=1) then cn2=0000; elsif(cn1(3)event and cn1(3)=0) then if(cn29) then cn2=cn2+1; else cn2=0000; end if; end if; end process cnt2; c2=cn2; cnt3:process(cn2(3),reset) begin if(reset=1) then cn3=0000; e

26、lsif(cn2(3)event and cn2(3)=0) then if(cn39) then cn3=cn3+1; else cn3=0000; end if; end if; end process cnt3; c3=cn3; end cnt; 4.5.2 扫描模块及程序 扫描模块实现了对七段共阴数码管的位选扫描。因为，人眼分辨闪烁频率的极限在 24Hz 左右，所以，三位数码管实现动态扫描的时钟频率，被设置为 160Hz。 图 4-8 扫描模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all

27、; use ieee.std_logic_unsigned.all; entity SCAN is port( c1,c2,c3:in std_logic_vector(3 downto 0); CL:in std_logic; -20MHz q:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0); end SCAN; architecture one of SCAN is signal cnt:std_logic_vector(1 downto 0); signal q_temp:std_logic_v

28、ector(3 downto 0); signal sel_temp:std_logic_vector(2 downto 0); begin p1:process(cl) begin if(clevent and cl=1) then if(cnt2) then cnt=cnt+1; else cnt q_temp=c1; sel_temp q_temp=c2; sel_temp q_temp=c3; sel_temp null; end case; end process p2; q=q_temp; sel ledout ledout ledout ledout ledout ledout

29、ledout ledout ledout ledout null; end case; end process; end one; 4.6 小结 数字系统实现了对模拟系统输出频率的计数、译码和显示功能，数字系统的仿真如下： 图 4-10 数字系统功能仿真结果 当扫描频率 CL 很大的时候，sel 从 1、2、4 变化，即在一个时刻，sel 只有一位为高， 计数器的输出只有一位 C1 或 C2 或 C3 选中，并且正确的输出。当复位信号 reset 先为高 的时候清零，当变为低的时候随着 clk 上升沿到来计数器开始计数，从 000999，c1 为 个位,十位为 c2,c3 是百位。计数器为 0

30、 时，ledout 输出为十六进制 3F（2 进制） ，为 1 时 输出为为 06H 等等，输出正确。 第 5 章 系统的数据分析 5.1 模拟系统的数据 5.1.1 压控振荡器 经过测定，不同极性、不同型号的三极管，由模拟系统的压控振荡器所产生的脉 冲信号频率也不同。频率范围从 50Hz-300Hz 不等，大体与所测三极管 参数值一致。 图 5-1 脉冲信号 5.1.1 单稳态触发器 根据单稳态触发器暂稳持续时间公式：，单稳态触发器选择适当的电容和 = 3 电阻，使闸门信号的高电平持续 1s。 图 5-2 闸门信号 5.1.2 通过与门后的脉冲信号 据测算，1s 的闸门信号内通过的脉冲个数约

31、等于，与三极管 参数值正相关的真实脉 冲频率数，误差小于 5% 。 图 5-3 通过与门后的闸门脉冲信号 5.2 测量系统 测量系统的模拟系统如下图所示，实现了模拟数据的采集和处理。 图 5-4 测量系统的数据采集与处理部分 图 5-5 数字系统的 FPGA 平台环境 图 5-5 测量系统的联合调试 5.3 测量系统的统计数据 三极管参数手册中所测定的 hFE 值，即三极管 参数值，是在 Ta=25 摄氏度的情况 下测定的。 而该批次的测量数据是在室温 23-28 摄氏度，湿度 24%-43%的情况下测定的。受温 度湿度等环境因素的影响，难免产生系统误差和个别误差。因此，在此项课题中，由温 湿

32、度等环境因素造成的三极管 参数值的测量误差，也应纳入总的数据误差考虑范围 （另：平均值精确到个位） 。 5.3.1 PNP 型三极管测量数据 表 5-1 三级管 2N 5401 的测量数据 测量次数12345678910 参数值231234233233235231231231233231 平均值232 符号参数测试条件最小值典型值最大值单位 IC= -1mA, VCE= -5V30 IC= -10mA, VCE= -5V60240手册范围hFEDC Current Gain IC= -50mA, VCE= -5V50 表 5-2 三级管 S9012 H 的测量数据 测量次数1234567891

33、0 参数值205205206204205206205206204205 平均值205 手册范围144-202 5.3.2 NPN 型三极管测量数据 表 5-3 三级管 S9018 H 的测量数据 测量次数12345678910 参数值107107108107107107107106107107 平均值107 手册范围97-146 表 5-4 三级管 S9014 C 的测量数据 测量次数12345678910 参数值268276265265265264266264264264 平均值267 手册范围200-600 表 5-5 三级管 S9013 H 的测量数据 测量次数12345678910 参

34、数值198198198196197197197198198197 平均值197 手册范围144-202 表 5-6 三级管 2N 5551 的测量数据 测量次数12345678910 参数值100999998999998999998 平均值99 符号参数测试条件最小值典型值最大值单位 IC = 1.0mA, VCE = 5.0V40 IC = 1.0mA, VCE = 1.0V70 IC = 10mA, VCE = 1.0V100300 IC = 50mA, VCE = 1.0V60 手册范围hFEDC Current Gain IC = 100mA, VCE = 1.0V30 表 5-7 三

35、级管 2N 3904 的测量数据 测量次数12345678910 参数值187187186188186184186185185184 平均值186 符号参数测试条件最小值典型值最大值单位 IC = 0.1mA, VCE = 1.0V30 IC= -10mA, VCE= -5V60240手册范围hFEDC Current Gain IC= -50mA, VCE= -5V50 表 5-8 三级管 H 8050 的测量数据 测量次数12345678910 参数值163161162161160160159160160168 平均值161 符号参数测试条件最小值典型值最大值单位 VCE= 1V, IC=

36、 100mA85400手册范围hFEDC Current Gain VCE= 1V, IC= 800mA40 5.4 小结 因为整个测量系统由模拟系统和数字系统两部分构成，而误差极易发生于数据采集 和处理，还有最后显示读数的环节。所以应提高模拟数据采集的精度，利用压控振荡器 实现电压到频率的精确转换，和单稳态触发器产生的闸门信号来精确定时。另外，环境 温湿度等外界条件也会影响到三极管的直流放大参数。所以，在一定温湿度环境下测量 的数据还存在一定的相对性。 第 6 章 结论 本课题的设计研究充分利用了模拟电子技术和数字电子技术，是二者结合的产物。 此项设计基于 VHDL 技术，在 FPGA 的环

37、境平台下实现，软硬件结合，各有分工。 该系统分别实现了数据的采集、处理、和显示等一系列功能。符合任务所规定的要 求，测量精度在允许误差范围之内，可以对三极管的极性进判定、对直流放大 参数进 行测量。 另外，如果条件可能的话，还可以将温、湿度传感器和该系统集成，以方便对一定 温、湿度条件下，三极管 参数的测量；并方便与在 Ta=25 摄氏度的标准环境下测定的 三极管 参数值进行比对。 致 谢 本设计论文的研究工作是在我的导师毕亚军老师的指导和悉心关怀下完成的，从开 题伊始到论文结束，我所取得的每一个进步都无不倾注着导师辛勤的汗水和心血。导师 严谨的治学态度、渊博的各科知识、无私的奉献精神使我深受

38、启迪。毕老师要指导很多 同学的论文，加上本来就有的教学任务，工作量之大可想而知。在毕设周志的一次次的 回稿中，老师精确到每一个字的的批改，给我留下了深刻的印象，也让我明白了治学所 应有的态度。从毕老师身上，我不仅学到了扎实、宽广的专业知识，也学到了做人的道 理。在今后的学习工作中，我将铭记恩师对我的教诲和鼓励，尽自己最大的努力，从而 取得更好的成绩！ 在此，我要向我的导师毕亚军老师致以最衷心的感谢和深深的敬意！ 在毕业设计期间，电工基础教研室的每位老师对我的学习、生活和工作都给予了我 很大的帮助，使我的知识和实践水平得到了很大的提高，取得了长足的进步。在此，向 所有关心和帮助过我的老师、同学和

39、朋友表示由衷的谢意！衷心地感谢在百忙之中评阅 论文和参加答辩的各位专家、教授，谢谢！ 参考文献 1 阎石.数字电子技术，第五版 北京：高等教育出版社，2006. 2 童诗白,华成英.模拟电子技术，第四版 北京：高等教育出版社，2006. 3 李国洪,沈明山.可编程器件 EDA 技术与实践,北京：机械工业出版社,2004. 4 胡仁杰.电工电子创新实验 ,北京：高等教育出版社，2010. 5 梁文海,吴均.三极管特性参数数字化测量的研究与实现.微计算机信息（测控自动化） 2008,24(8): 143-144、154 6 毛自娟.晶体管特性测试电路的改进.黔西南民族师范高等专科学校学报. 2004,2:71-74 7 隋琦.虚拟三极管伏安