哈工程数字电子技术课件赵旦峰老师

1、数字电子技术课程学习方法 赵旦峰课程的特点和学习方法 特点: 1.电子技术专业基础课程； 2.有自身完整的理论体系，是许多后续课程的公共基础； 3.具有很强的实践性； 4.要结合工程实际，进行分析和设计 学习方法: 1.要抓住重点； 2.要学会处理工程实际问题的方法； 3.要努力提高实践工程能力； 4.要掌握EDA技术的应用； 5.要提高自学能力，注意读书的方法。各章基本要求和重点n一数制和码制 1）掌握二进制、十六进制数及其与十进制数的相互转换。 2）掌握8421编码，了解其他常用编码。 3）能够转换各种常用编码。十进制十进制二进制二进制八进制八进制十六进制十六进制十进制十进制二进制二进制八

2、进制八进制十六进制十六进制000012110014C111113110115D2102214111016E3113315111117F4100441610000201051015517100012111611066181001022127111771910011231381000108201010024149100111932100000402010101012A10011001001446411101113B1000111110100017503E8表1-1 二、八、十、十六进制的对照关系 BCD码十码十进制数码进制数码8421码码余余3码码2421码码5121码码6311码码单位间单位间距

3、码距码余余3循环循环码码移存码移存码000000011000000000011000000100001100010100000100010010000101100010200100101001000100101001101110100300110110001100110111001001011001401000111010001110110011001000011501011000101110001001011111000111601101001110011001000010111011111701111010110111011010010011111110810001011111011101

4、101110011101100910011100111111111100111010101000表1-3 常用BCD代码 n二逻辑代数基础 1）掌握逻辑代数中的基本定律和定理。 2）掌握逻辑关系的描述方法及其相互转换。 3）掌握逻辑函数的化简方法。(1)(2)(3)AB+PABP11APABPABPAP&ABPAP图2-1-4 基本逻辑的逻辑符号与逻辑符号与逻辑符号或逻辑符号或逻辑符号非逻辑符号非逻辑符号ABP逻辑符号描述法逻辑符号描述法现行国家标准现行国家标准过去适用的符号过去适用的符号国外常用的符号国外常用的符号能实现基本逻辑关系的基本单元电路称为能实现基本逻辑关系的基本单元电路称为逻辑门

5、电路逻辑门电路。如。如与与门门、或或门门、非非门门（反相器）等。（反相器）等。(1)关于变量和常量关系的公式关于变量和常量关系的公式逻辑代数的基本定律逻辑代数的基本定律+A 1 = AA 0 = AA A = 1+A 0 = AA 1 = AA A = 0A 1 = AA 0 = 0A A = 0A + 0 = AA + 1 = 1A + A = 1(2)交换律、结合律、分配律交换律、结合律、分配律交换律：交换律：A + B = B + AA B = B AA B = B AA B = B A+A B C = (A B) C 结合律：结合律：A + B + C = (A + B) + C A

6、B C = (A B) C A B C = (A B) C +A ( B C ) = AB AC 分配律：分配律：A ( B + C ) = AB + AC +A + BC = ( A + B )( A + C )A + ( B C ) = (A + B ) (A + C ) +(3)特殊规律特殊规律重叠律：重叠律：A + A = AA A = AA A = 1A A = 0+反演律：反演律：A + B = A BAB = A + B A B = A B A B = A B +三个规则三个规则代入规则代入规则任何一个含有变量任何一个含有变量A的等式，如果将的等式，如果将所有所有出现变量出现变量

7、A的地方的地方都代之以一个逻辑函数都代之以一个逻辑函数F，则等式仍然成立。，则等式仍然成立。例2- -3已知等式已知等式A(B+E)=AB+AE，试证明将所有出现试证明将所有出现E的的地方代之以地方代之以(C+D) ，等式仍成立。，等式仍成立。解解 原式左边原式左边AB+ (C+D) AB+A(C+D) AB+AC +AD原式右边原式右边 AB+A(C+D) AB+AC +AD所以等式仍然成立。所以等式仍然成立。反演规则反演规则设设F是一个逻辑函数表达式，如果将是一个逻辑函数表达式，如果将F中中所有所有的的与运算与运算和和或或运算运算互换；互换；常量常量0和和常量常量1互换；互换；原变量原变量

8、和和反变量反变量互换，这样得互换，这样得到的新函数式就是到的新函数式就是F 。 F 称为原函数称为原函数F的反函数。的反函数。，求求已已知知例例FCDBAF 42解解由反演规则，可得由反演规则，可得 DCBAF DCBACDBACDBAF 若用若用反演律反演律求解，则求解，则。，求求已已知知例例FEDCBAF 52解解由反演规则，可得由反演规则，可得) (EDCBAF 注意运算的先后顺序注意运算的先后顺序对偶规则对偶规则设设F是一个逻辑函数表达式，如果将是一个逻辑函数表达式，如果将F中中所有所有的的与与运算和运算和或或运算互换运算互换；常量常量0和常量和常量1互换互换，则可得到一个新函数式，则

9、可得到一个新函数式F。F称为称为F的对偶式。的对偶式。 1* 0 * CABAFCABAFCBAFCBAF例例如如：推论：推论：等式的对偶式也是等式，即：等式的对偶式也是等式，即： 。则则如如果果*,GFCBAGCBAF 逻辑函数的标准形式逻辑函数的标准形式最小项表达式最小项表达式(1)最小项最小项设有设有n个变量的逻辑函数，在由此个变量的逻辑函数，在由此n个变量组成的个变量组成的乘积项乘积项（与与项）中，若每个变量都以原变量或反变量的形式出现一次，项）中，若每个变量都以原变量或反变量的形式出现一次，而且仅出现一次，则这样的而且仅出现一次，则这样的乘积项乘积项称为称为n变量逻辑函数的变量逻辑函

10、数的最小项最小项。最小项可用符号最小项可用符号mi 表示，下标表示，下标 i 的确定方法是：对于最小的确定方法是：对于最小项中的各变量，用项中的各变量，用1代替其中的代替其中的原变量原变量，用，用0代替其中的代替其中的反变量反变量，得到一个二进制数，下标得到一个二进制数，下标 i 就是与此二进制数等值的十进制数。就是与此二进制数等值的十进制数。例如三变量逻辑函数的最小项：例如三变量逻辑函数的最小项： 30mBCAmCBA最小项表达式的书写形式：最小项表达式的书写形式： mCBAFmmmmCBAFCBABCACABABCF7 , 6 , 3 , 1,1367或写成：或写成：可以简写成：可以简写成

11、：对于逻辑函数对于逻辑函数(2)最小项表达式最小项表达式全部由最小项全部由最小项相加相加而构成的而构成的与或与或表达式表达式称为称为最小项表达最小项表达式式，又称为，又称为标准标准与或与或式式，或，或标准积之和式标准积之和式。最大项表达式最大项表达式(1)最大项最大项设有设有n个变量的逻辑函数，在由此个变量的逻辑函数，在由此n个变量组成的个变量组成的和项和项（或或项）中，若每个变量都以原变量或反变量的形式出现一次，而项）中，若每个变量都以原变量或反变量的形式出现一次，而且仅出现一次，则这样的且仅出现一次，则这样的和项和项称为称为n变量逻辑函数的变量逻辑函数的最大项最大项。最大项可用符号最大项可

12、用符号Mi 表示，下标表示，下标 i 的确定方法是：对于最大的确定方法是：对于最大项中的各变量，用项中的各变量，用0代替其中的代替其中的原变量原变量，用，用1代替其中的代替其中的反变量反变量，得到一个二进制数，下标得到一个二进制数，下标 i 就是与此二进制数等值的十进制数。就是与此二进制数等值的十进制数。例如三变量逻辑函数的最大项：例如三变量逻辑函数的最大项： 47MCBAMCBA最大项表达式的书写形式：最大项表达式的书写形式： 410,410，或或写写成成：可可以以简简写写成成：对对于于逻逻辑辑函函数数MCBAFMMMCBAFCBACBACBAF(2)最大项表达式最大项表达式全部由最大项全部

13、由最大项相相与与而构成的而构成的或与或与表达式表达式称为称为最大项表达最大项表达式式，又称为，又称为标准标准或与或与式式，或，或标准和之积式标准和之积式。化化简简例例)(12-2GFADECBDBDBCBCAABF )(GFADECBDBDBCBCAABF解解 )()( GFADECBDBDBCBCBA（反反演演律律） )( GFADECBDBDBCBCBA（吸收）（吸收） )( GFADECBDBDBCBA（吸吸收收、配配项项） DCCBDBDBCBA（吸吸收收） DCCBDBA 111000111100001cdab111110图2-2-16 例2-17卡诺图化简1110001111000

14、01cdab111110(a) 不利用任意项不利用任意项(b) 利用任意项利用任意项 。化化简简例例 dmdcbaF13,12,10, 8 , 7 , 615, 9 , 5 , 2 , 0, 172解填写卡诺图，画包围圈，化简。解填写卡诺图，画包围圈，化简。化简结果为：化简结果为：bdcadbF 经比较，合理利用任意项，确实能使逻辑函数的表达式进经比较，合理利用任意项，确实能使逻辑函数的表达式进一步化简。一步化简。三门电路 1）了解半导体二极管、三极管和MOS管的开关特性。 2）了解TTL、CMOS门电路的组成和工作原理。 3）掌握典型TTL、CMOS门电路的逻辑功能、特性、主要参数和使用方法

15、。 4）了解特殊逻辑门电路的特点和使用方法。R4AVCCT4T3D4R2T2R3T1BCR1Y图3-2-2 CT54/74系列与非门 k4 .6k1 k1 031晶体管晶体管逻辑门电路（晶体管晶体管逻辑门电路（TTL）TTL与非与非门由三部分组门由三部分组成：多发射极晶体管成：多发射极晶体管T1和电和电阻阻R1构成电路的构成电路的输入级输入级，输，输入信号通过入信号通过T1的发射结实现的发射结实现与与逻辑；逻辑；T2和电阻和电阻R2、R3组组成成中间级中间级，从，从T2的集电结和的集电结和发射极同时输出两个相位相发射极同时输出两个相位相反的信号，作为反的信号，作为T3和和T4输出输出级的驱动信

16、号；级的驱动信号；T3、D4、T4和和R4构成推拉式的构成推拉式的输出级输出级。图3-2-17 集电极开路的与非门 及其逻辑符号VCCT4YBAT1T2YBA&(a)(b)OC门电路取消了典型门电路取消了典型TTL门电路中门电路中T3、D4的输出的输出电路，在使用时外接一个电电路，在使用时外接一个电阻阻RL和外接电源和外接电源V。只要电阻只要电阻RL和电源和电源V的数的数值选择恰当，就能保证输出值选择恰当，就能保证输出的高、低电平符合要求，输的高、低电平符合要求，输出三极管出三极管T4的负载电流又不的负载电流又不过大。过大。图图3-2-18表示了表示了n个个OC门并联使用的情况，其输出门并联使

17、用的情况，其输出IJCDABIJCDABY 图3-2-18 n个OC门并联使用YBA&DC&JI&VCCRLnVCCT4T3D4T2Y图3-2-19 三态门电路及逻辑符号T111DPG1G2ABENENA&BENA&BYY(a)(c)(b)三态输出门（三态门）三态输出门（三态门）三态门是在普通门电路基础上，增加控制端和控制电路构三态门是在普通门电路基础上，增加控制端和控制电路构成的。成的。若若EN为有效电平，三态门与普通门电路一致；否则，输出为有效电平，三态门与普通门电路一致；否则，输出呈现呈现高阻高阻抗状态，输入与输出之间相当于断开。抗状态，输入与输出之间相当于断开。高电平有效高电平有效低电

18、平有效低电平有效图3-4-1 N沟道增强型MOS管N+N+SGDSiO2P- -Si(a) 结构示意图结构示意图(b) 符号符号SGDMOS晶体管晶体管MOS（Metal Oxide Semiconductor）集成电路的基本元件）集成电路的基本元件是是MOS晶体管。晶体管。MOS管有三个电极：源极管有三个电极：源极S、漏极、漏极D和栅极和栅极G。它是用栅极电压来控制漏源电流。它是用栅极电压来控制漏源电流。MOS管有管有P型沟道和型沟道和N型沟道两种，按其工作特性又分为增型沟道两种，按其工作特性又分为增强型和耗尽型两类。下面以强型和耗尽型两类。下面以N沟道增强型沟道增强型MOS管为例进行讨论。

19、管为例进行讨论。图3- -5- -1 CMOS反相器DGSSGDvOVDDTLT0vICMOS反相器工作原理反相器工作原理CMOS反相器由一个反相器由一个P沟道增强型沟道增强型MOS管和一个管和一个N沟道增强沟道增强型型MOS管串联组成。通常管串联组成。通常P沟道管作为负载管，沟道管作为负载管，N沟道管作为输沟道管作为输入管。入管。两个两个MOS管的开启电压管的开启电压VGS(th)P0，通常为了保证正常工作，要，通常为了保证正常工作，要求求VDD|VGS(th)P|+VGS(th)N。若输入若输入vI为低电平为低电平(如如0V)，则负载，则负载管导通，输入管截止，输出电压接近管导通，输入管截

20、止，输出电压接近VDD。若输入若输入vI为高电平为高电平(如如VDD)，则输入管导通，负载管截止，则输入管导通，负载管截止，输出电压接近输出电压接近0V。电路类型电路类型电源电电源电压压/V传输延传输延迟时间迟时间/ns静态功耗静态功耗/mW功耗延迟功耗延迟积积/mW-ns直流噪声容限直流噪声容限 输出逻输出逻辑摆幅辑摆幅/VVNL/V VNH/VTTLCT54/74510151501.22.23.5CT54LS/74LS57.52150.40.53.5HTL158530255077.513ECLCE10K系列系列5.2225500.1550.1250.8CE100K系列系列4.50.7540

21、300.1350.1300.8CMOSVDD=5V5455103225 1032.23.45VDD=15V151215103180 1036.59.015高速高速CMOS5811038 1031.01.55表3- -5- -3 各类数字集成电路主要性能参数比较表 各类数字集成电路主要性能参数的比较各类数字集成电路主要性能参数的比较n四组合逻辑电路 1）掌握组合电路的特点、分析方法和设计方法。 2）掌握编码器、译码器、加法器、数据选择器和数值比较器等常用组合电路的逻辑功能及使用方法。 3）了解组合电路的竞争冒险现象及其消除方法。组合逻辑电路分析方法分析：分析：根据给定的逻辑电路图，归纳出该逻辑电

22、路的逻辑根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。功能。组合逻辑电路的分析通常采用组合逻辑电路的分析通常采用代数法代数法，一般按照以下，一般按照以下步骤步骤进行：进行：(1) 根据给定组合逻辑电路的逻辑图，从输入端开始，逐级根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出输出端的逻辑函数表达式；推导出输出端的逻辑函数表达式；(2) 由输出函数表达式，列出它的真值表；由输出函数表达式，列出它的真值表；(3) 从逻辑函数表达式或真值表，概括出给定组合逻辑电路从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。的逻辑功能。 全加器&ABCO图4- -1- -2 1位全加器=1=

23、1FCI位全加器位全加器 ABCIBACIBAABCIBACOCIBACIBACIABCIBACIBACIFABCIBACIBA 根据根据F及及CO的表达式，列出真值表。的表达式，列出真值表。按照组合逻辑电路的分析步按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出骤，首先写出各级逻辑门的输出表达式：表达式：表4-1-2 全加器真值表1111101011011011000101110100101010000000FCOBACICOCI 图4-1-3 1位全加器逻辑符号由真值表可见，若由真值表可见，若A、B为为两个输入的两个输入的1位二进制数，位二进制数，CI为为低位二进制数相加的进位输出到低

24、位二进制数相加的进位输出到本位的输入，则本位的输入，则F为三者之和，为三者之和，CO为三者相加向高位的进位输为三者相加向高位的进位输出。出。因此，该电路可完成因此，该电路可完成1位二位二进制数全加的功能，称为进制数全加的功能，称为全加器全加器。全加器是常用的算术运算电全加器是常用的算术运算电路，图路，图4- -1- -3为全加器的逻辑符为全加器的逻辑符号。号。串行进位加法器串行进位加法器COCOB3A3CI 图4- -1- -4 4位逐位进位加法器 由于每一位相加结果，必须等到低一位的进位产生以由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做后才能建立，因此这种结构

25、也叫做逐位进位加法器逐位进位加法器。串行进位加法器的特点是串行进位加法器的特点是结构简单结构简单，最大缺点是，最大缺点是运算速度运算速度慢慢。为了提高运算速度，必须减小或消除由于进位信号逐位传。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用递所消耗的时间，采用超前进位加法器超前进位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基础上，可以构成多位加法电路。在位全加器的基础上，可以构成多位加法电路。超前进位加法器超前进位加法器由位超前进位全加器逻辑电路可知，各位进位信号由位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4

26、只与两个加数有关，只与两个加数有关，是并行产生的是并行产生的，都只需要经历一级，都只需要经历一级与非与非门和一级门和一级与或非与或非门的延迟时间。超前进位加法器大大提高门的延迟时间。超前进位加法器大大提高了运算速度。了运算速度。COCI 3 0 Q 3 0 P 3 0 图4-1-6 4位全加器逻辑符号位超前进位全加器集成位超前进位全加器集成电路有：电路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。概念概念：能完成比较两个数字的大小或是否相等的各种逻辑：能完成比较两个数字的大小或是否相等的

27、各种逻辑功能电路统称为数值比较器。功能电路统称为数值比较器。 数值比较器位数值比较器位数值比较器COMP图4- -1- -22 数值比较器通用逻辑符号图4- -1- -23 1位数值比较器&A&1&BFABFA BFA B&BAABBFBAABBAABBABAFBAABAF BABABA 根据电路写表达式：根据电路写表达式：根据表达式列写数值比较根据表达式列写数值比较器的真值表：器的真值表：表4-1-9 图4-1-23所示电路真值表输输 入入输输 出出ABFABFA=BFAB00010010011010011010集成位数值比较器集成位数值比较器多位数值比较器是由高位开始比较，逐位进行。对于集

28、成多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。级联信号输入。图4- -1- -25 4位数值比较器逻辑符号COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB来自低位片的比较结果。来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入低

29、位片级联输入AB、AB应置，应置，A=B置。置。双双4选选1数据选择器数据选择器根据逻辑图及传输门的工作特点，写出函数表达式：根据逻辑图及传输门的工作特点，写出函数表达式：2301220121012001213011201110110011DAADAADAADAAYDAADAADAADAAY 可见，通过可见，通过A1A0的种组合，可以从的种组合，可以从D3D0路输入数据路输入数据中选择路送到输出端，从而实现了数据选择的功能。中选择路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4- -1-

30、-11 双4选1数据选择器真值表1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4图4- -1-2-28 双4选1数据选择器MUXST1A0A1D10D11D12D13010123G03Y1Y2ENn五触发器 1）掌握典型触发器的逻辑功能及其描述方法。 2）理解基本RS触发器的电路结构、工作原理及动态特性。 3）了解典型触发器的电路结构特点及触发方式。11&G2G1QQQQSDRD(a)(b)图5- -1- -1 基本触发器电路SDRD基本触发器电路组成和工作原理基本触

31、发器电路组成和工作原理基本触发器电路由两基本触发器电路由两个个与非与非门（门（或非或非门）交叉门）交叉耦合组成。有两个输出端耦合组成。有两个输出端和两个输入端。和两个输入端。；触发器状态为触发器状态为时，称时，称、当当010 QQ。时，称触发器状态为时，称触发器状态为、当当101 QQ。，触发器置，触发器置，时，则时，则，当当。，触发器置，触发器置，时，则时，则，当当11001)2(00110)1(DDDD QQSRQQSR端端，都都是是低低电电平平有有效效。为为置置端端，为为置置因因此此，称称01DDRS综上所述：综上所述：基本触发器具有基本触发器具有置置0（复位）（复位）、置置1（置位）（

32、置位）和和保持保持的功能。基本触发器又称为的功能。基本触发器又称为置置0置置1触发器触发器，或称为，或称为置位复置位复位触发器位触发器。具具有有保保持持功功能能。变变，说说明明触触发发器器时时，触触发发器器状状态态保保持持不不，当当11)3(DD SR。，时时，则则，当当1100)4(DD QQSR此时如果两个输入信号同时发生由此时如果两个输入信号同时发生由0到到1的变化，则会出现的变化，则会出现所谓所谓竞争现象竞争现象。由于两个。由于两个与非与非门的延迟时间无法确定，使得触门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。发器最终稳定状态也不能确定。SDRDQQSR图5- -1- -5

33、 基本触发器逻辑符号表示低电平有效。表示低电平有效。&G1G2QQRDSD图5-2-1 钟控 R- -S 触发器结构与功能结构与功能由由基本触发器基本触发器和和触发引触发引导电路导电路组成。组成。&G3G4RSCP当当CP=0时，不论输入信时，不论输入信号号R和和S如何变化，基本触发如何变化，基本触发器输入信号全为器输入信号全为1，所以触发，所以触发器器保持保持原状态不变。原状态不变。RRSS DD同步同步R- -S触发器触发器当当CP=1时，输入信号时，输入信号R和和S可以使触发器状态发生变化，且可以使触发器状态发生变化，且与基本触发器具有相同的逻辑功能。此时有：与基本触发器具有相同的逻辑功

34、能。此时有：(1) 状态转移真值表状态转移真值表RSQn+100Qn01110011不确定不确定表5-2-1 钟控R- -S触发器状态转移真值表(2) 特征方程特征方程 （约约束束条条件件） 0 1RSQRSQnn(3) 状态转移图状态转移图R=0, S=1R=1, S=0R= 0S=R= S= 0图5-2-2 钟控R- -S触发器状态转移图0功能描述功能描述（CP =1）(4) 激励表激励表Qn Qn +1RS0 000 1011 0101 10表5-2-2 钟控R- -S触发器激励表(5) 工作波形图工作波形图RCPS图5-2-1 钟控R- -S触发器工作波形图不定不定图5-3- -1 主

35、从R- -S触发器主从R-S触发器电路结构&G5G6Q主主Q主主&G7G8RSCP&G1G2QQ&G3G41主触发器主触发器从触发器从触发器G9由两个电位触发方式的钟控触发器级联而成，分别称由两个电位触发方式的钟控触发器级联而成，分别称为主为主触发器触发器和和从触发器从触发器。主触发器的输出是从触发器的输入，分别。主触发器的输出是从触发器的输入，分别受互补的时钟脉冲控制。受互补的时钟脉冲控制。主从触发器基本原理主从触发器基本原理2 2主从主从J- -K触发器触发器图5-3- -3 主从J- -K触发器&G5G6Q主主Q主主&G7G8KJCP&G1G2QQ&G3G41G9与主从与主从R- -S触

36、发器对比可知：主从触发器对比可知：主从J- -K触发器消除了对输入触发器消除了对输入信号的约束条件，在信号的约束条件，在CP信号的下降沿触发，功能与钟控信号的下降沿触发，功能与钟控J- -K触触发器一致。发器一致。维持阻塞维持阻塞D D触发器触发器图5-4- -2 维持阻塞D触发器FGDCP&ABQQ&CESDRDabRDSDQ&DQSDRDCP图5-4- -3 上升沿触发的D触发器逻辑符号置1阻塞线维持阻塞维持阻塞D触发器为触发器为上升上升沿触发沿触发，逻辑功能与钟控，逻辑功能与钟控D触发触发器一致。器一致。 CPDQn1&直接置直接置0端端直接置直接置1端端维持维持-阻塞阻塞D触发器触发器

37、RDQCPSDD图5-4- -5 D 触发器的工作波形n六时序逻辑电路 1）掌握时序电路的特点、描述方法和分析方法。 2）掌握计数器、寄存器等常用时序电路的工作原理、逻辑功能及使用方法。 3）掌握同步时序电路的设计方法。时序逻辑电路的分析步骤时序逻辑电路的分析步骤1. 根据给定的时序逻辑电路，写出存储电路（如触发器）根据给定的时序逻辑电路，写出存储电路（如触发器）的的驱动方程驱动方程（输入信号的逻辑表达式）。（输入信号的逻辑表达式）。2. 写出存储电路的写出存储电路的状态转移方程状态转移方程，并根据输出电路，写出，并根据输出电路，写出输出函数表达式输出函数表达式。3. 由状态转移方程和输出函数

38、表达式，列出状态转移表，由状态转移方程和输出函数表达式，列出状态转移表，或画出或画出状态转移图状态转移图。4. 画画工作波形图工作波形图（时序图）。（时序图）。5. 归纳时序逻辑电路的逻辑功能。归纳时序逻辑电路的逻辑功能。设计要求设计要求建立原始状态图或状态表建立原始状态图或状态表状态简化状态简化状态分配状态分配存储器选择存储器选择存储器控制及电路输出存储器控制及电路输出最佳？最佳？电路结构图电路结构图图6-3-1 时序电路设计过程否否是是同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤 采用中规模集成器件实现任意模值计数采用中规模集成器件实现任意模值计数( (分频分频) )器器应

39、用应用N进制中规模集成器件实现任意模值进制中规模集成器件实现任意模值M(Mv- -，则输出为高电平，反之输则输出为高电平，反之输出为低电平。出为低电平。基本触发器基本触发器置置0端，低电平有效端，低电平有效泄放三极管，为外接泄放三极管，为外接电容提供充、放电回路。电容提供充、放电回路。输出缓冲器，起整形和提高负载的作用。输出缓冲器，起整形和提高负载的作用。和和分分压压，分分别别为为参参考考电电压压，由由分分压压电电阻阻CC31CC32VVn八半导体存储器 1）理解ROM、RAM的电路结构、工作原理和扩展存储容量的方法。 2）理解用ROM实现组合逻辑函数的方法。n九可编程逻辑器件 1）理解可编程

40、逻辑器件的基本特征及编程原理。 2）了解PAL、GAL、FPGA和CPLD的特点及电路结构。 用用ROM实现组合逻辑函数实现组合逻辑函数依据：依据：ROM是由是由与与阵列和阵列和或或阵列组成的组合逻辑电路。阵列组成的组合逻辑电路。将将与与阵列地址端阵列地址端A0An当作逻辑函数的输入变量，则当作逻辑函数的输入变量，则可在地址译码器输出端（即字线）上产生全部最小项；可在地址译码器输出端（即字线）上产生全部最小项；或或阵列的输出（位线）是将与之相连字线上的信息相阵列的输出（位线）是将与之相连字线上的信息相或或以后作为输出的，因此在数据输出端可获得有关最小项相以后作为输出的，因此在数据输出端可获得有

41、关最小项相或或的表达式。的表达式。结论：结论：ROM有几个数据输出端，即可获得几个逻辑函数的有几个数据输出端，即可获得几个逻辑函数的输出。输出。方法：方法：列出函数的真值表，直接画出存储矩阵的阵列图。列出函数的真值表，直接画出存储矩阵的阵列图。？回顾与思考：回顾与思考：译码器实现组合逻辑函数的方法及步骤？译码器实现组合逻辑函数的方法及步骤？例例7- -1 用用PROM构成一个码型转换器，将构成一个码型转换器，将4 4位二进制码位二进制码B3B2B1B0转换成循环码转换成循环码G3G2G1G0。表7-4-2 二进制码转换为循环码的真值表0001W1511111001W1401111101W131

42、0110101W1200110111W1111011111W1001011011W910010011W800010010W711101010W601101110W510100110W400100100W311001100W201001000W110000000W00000G0G1G2G3WiB0B1B2B3图7- -4- -9 用PROM实现二进制码到循环码的转换11&1A3A2W0W1W2W3G3G2G1G0( a ) 未未编程的164位PROM11A1A0Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15 111( b ) 编程后的或阵列1W0W1W2W3G3G2

43、G1G0Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15 111可编程可编程与与阵列阵列n输入输入k2n可编程可编程或或阵列阵列mk输出输出图8-1-1 FPLA器件的基本结构框图FPLA器件是在器件是在PROM的基础上发展而来的，由的基础上发展而来的，由与与、或或两两级可编程级可编程逻辑阵列构成。逻辑阵列构成。不需要包含输入信号所有可能的组合。不需要包含输入信号所有可能的组合。I2可编程可编程与与阵列阵列固定固定或或阵列阵列固定连接固定连接可编程连接可编程连接图8- -1- -3 PAL器件的基本结构I1I0&1&11输出输出反馈反馈输出反馈单元输出反馈单元反馈输

44、入反馈输入 O2O1O0 PAL器件的基本结构器件的基本结构PAL器件由可器件由可编程的编程的与与阵列、固阵列、固定的定的或或阵列和输出阵列和输出反馈单元组成。反馈单元组成。不同型号不同型号PAL器件有不同的输出器件有不同的输出和反馈结构，适用和反馈结构，适用于各种组合逻辑电于各种组合逻辑电路和时序逻辑电路路和时序逻辑电路的设计。的设计。输入输入缓冲缓冲I输出输出宏单元宏单元OLMC图8-2-1 PAL型GAL器件结构与与阵列阵列三态三态输出输出缓冲缓冲I/ /O PAL型型GAL器件器件PAL型型GAL器件在结构上继承了器件在结构上继承了PAL器件器件与与阵列可编程和阵列可编程和或或阵列固定

45、的结构，在输出电路中采用可编程输出逻辑宏单元阵列固定的结构，在输出电路中采用可编程输出逻辑宏单元（OLMC）。）。根据根据OLMC结构和性能不同，结构和性能不同，PAL型型GAL器件又可分为通器件又可分为通用型、扩展型、异步型、大电流输出型和低功耗型等几种类型。用型、扩展型、异步型、大电流输出型和低功耗型等几种类型。OLMC(19)2191图8- -2- -2 GAL16V8逻辑图CP&OLMC(18)318&OLMC(17)417&OLMC(16)516&OLMC(15)615&OLMC(14)714&OLMC(13)813&OLMC(12)912&11OE CPLD的主要性能特点：的主要性

46、能特点：(1) 可进行多次编程、改写和擦除。可进行多次编程、改写和擦除。(2) 具有高密度、高速度、高可靠性和低功耗的特点。具有高密度、高速度、高可靠性和低功耗的特点。(3) I/O端数和内含触发器可多达数百个，集成度高。端数和内含触发器可多达数百个，集成度高。(4) 有灵活多样的逻辑结构，可满足各种数字电路系统设有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。计的需要。(5) 内部时间延迟与器件结构和逻辑连接无关，各模块之内部时间延迟与器件结构和逻辑连接无关，各模块之间提供了固定延时的快速互连通道，可预测时间延迟，易于消间提供了固定延时的快速互连通道，可预测时间延迟，易于消除竞争冒险

47、现象。除竞争冒险现象。(6) 对于采用对于采用SRAM工艺的工艺的CPLD，需要进行数据配置才可，需要进行数据配置才可以完成设计要求的功能，断电后，配置数据自动消失。以完成设计要求的功能，断电后，配置数据自动消失。(7) 有多位加密位，可杜绝编程数据的非法抄袭。有多位加密位，可杜绝编程数据的非法抄袭。&1从其他输入及反馈端来从其他输入及反馈端来 共享相邻乘积项和的结构&1宏单元宏单元n- -1&1&1&1&至至n- -1宏单元宏单元1至至n+ +1宏单元宏单元选通选通开关开关1宏单元宏单元n宏单元宏单元n+ +1EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIO

48、E.IOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.逻辑阵列逻辑阵列逻辑阵列块逻辑阵列块LAB逻辑单元逻辑单元局部互连通道局部互连通道LE嵌入阵列嵌入阵列嵌入阵列块嵌入阵列块逻辑阵列逻辑阵列行互连通道行互连通道列互连通道列互连通道I/O单元单元 灵活逻辑单元阵列FLEX结构 XC4000系列FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程开关矩阵可编程输入可编程输入/输出模块输出模块IOB互连资源互连资源ICR可配置逻辑模块可配置逻辑模块CLBFPGA器件基

49、本结构器件基本结构IOB提供内部逻辑提供内部逻辑阵列与外部引出线之间阵列与外部引出线之间的编程接口；的编程接口；ICR经编经编程实现程实现CLB与与CLB以以及及CLB与与IOB之间的互之间的互连。连。FPGA器件的性能特点：器件的性能特点：(1) 采用采用SRAM编程技术，具有高密度、高速度、高可靠性编程技术，具有高密度、高速度、高可靠性和低功耗的特性。和低功耗的特性。(2) 提供丰富的提供丰富的I/O端数和触发器，集成度远远高于端数和触发器，集成度远远高于PAL和和GAL器件。器件。(3) FPGA器件结构灵活，内部的器件结构灵活，内部的CLB、IOB和和ICR均可以均可以编程，可以实现多

50、个变量的任意逻辑。编程，可以实现多个变量的任意逻辑。(4) 某些器件提供片内高速某些器件提供片内高速RAM，可用于，可用于FIFO等设计。等设计。(5) 使用使用FPGA器件时需要进行数据配置，断电后，配置数器件时需要进行数据配置，断电后，配置数据自动丢失。据自动丢失。(6) 内部时延与器件结构和逻辑连接有关，传输时延不可预内部时延与器件结构和逻辑连接有关，传输时延不可预测。测。n十数-模转换器和模-数转换器 1）了解D/A、A/D转换器的功能及主要参数。 2）理解常见的D/A和A/D转换器的电路组成、工作原理、特点及应用 数模转换原理数模转换原理图10-2-1 DAC输出特性000000110110100111001111103579111315vO/