：嵌入式系统设计PPT学习教案

1、：嵌入式系统设计名词解释 处理器：CPU (Central Processing Unit) 单片机： SCP (Single Chip Processor) 嵌入式系统： ( Embedded System ) 片上系统：SoC (System on Chip) 具有知识产权的内核： IP核（Intellectual Property Core ） 专用集成电路：ASIC（Application Specific Integrated Circuit）第1页/共155页 目前计算机与超大规模集成电路技术结合出现了系统设计和IP核设计的分工,以软硬件协同设计（Software/Hardware

2、 Co-Design）、具有知识产权的内核（IP核）复用和超深亚微米（Very Deep Sub-M集成电路，简称VDSM）技术为支撑的SoC(System On Chip)是国际超大规模集成电路（VLSI）的发展趋势和新世纪集成电路的主流,对电子工程以及电路与系统设计技术发展产生了深远影响。 第2页/共155页 SoC可以充分利用已往的设计积累，显著缩短ASIC（Application Specific Integrated Circuit）的设计周期，缩小设计能力与IC工艺水平之间差距。其设计方法学与计算机体系结构发展紧密相关并大大促进后者的发展。SoC通常将微处理器、模拟IP核、数字IP

3、核和存储器(或片外存储控制接口)集成在单一芯片上，使应用产品实现小型、轻量、低功耗、多功能、高速度和低成本，因此具备较强的市场竞争力。广泛用于计算机、通信、消费、工控、交通运输等领域。在过去6、7年中，SoC得到了快速发展。据估计，到2007年销售额将达347亿美元，年增长率超过20%。二十一世纪初将是SoC快速发展的时期。第3页/共155页与此同时，制约未来集成电路工业进一步健康发展的关键问题是，系统设计技术水平远远滞后于电路制造技术的进步。1. 传统的、基于标准单元库的设计方法已被证明不能胜任SoC的设计；2. 现行的面向逻辑的集成电路设计方法在深亚微米集成电路设计中遇到了难以逾越的障碍；

4、3. 芯片设计涉及的领域不再局限于传统的半导体而且必须与整机系统结合；4. 集成电路设计工程师们从来没有像今天这样迫切地需要汲取新知识，特别是有关整机系统的知识。 第4页/共155页 所以尽快开展面向SoC的新一代集成电路设计方法学研究对于推动集成电路的发展是至关重要的。 第5页/共155页 回顾20世纪后半叶集成电路工业的历史，不难看出著名的MOORE（摩尔）定律一直在准确地描述着集成电路技术的发展。专家们普遍认为，在新的世纪中，这一著名定律仍将长期有效。尽管MOORE定律揭示的集成电路工艺技术的进步规律是那样的诱人，且其发展速度之高在现代社会是少有的，但是今天正在蓬勃发展的网络技术的进步相

5、比（见图1）还是相形见绌，远远不能满足信息产业发展的要求。 第6页/共155页摩尔定律第7页/共155页 据有关报道，在今天的美国社会如果以每分钟9美分的费用计算，并有15%的家庭每天平均上网60min，则现有的网络容量必须增大1倍。由此引发的交换设备投资为300亿美元，接入设备投资多达7000亿美元。这些交换设备和接入设备对集成电路的需求拉动将是巨大的。 第8页/共155页第9页/共155页1 何谓SoC 在多年的争论之后，专家们最终就SoC的定义达成了比较一致的意见。下面的定义虽然在形式上并不严格，但是明确了SoC的内涵和表征。SoC是一种集成电路芯片，它具备如下特性： 实现复杂系统功能的

6、VLSI； 采用超深亚微米工艺技术； 使用一个或数个嵌入式CPU或数字信号处理器（DSP）； 具备外部对芯片进行编程的功能； 主要采用第三方的IP核进行设计。 第10页/共155页 这样的定义决定了SoC的设计必须采用与现在的集成电路设计十分不同的方法。首先，一个SoC必须是实现复杂功能的VLSI，它的规模决定了芯片的设计不仅需要设计者具备集成电路的知识，更要具备系统的知识，也要对芯片的应用有透彻的了解。显然，这对设计者的知识结构提出了很高的要求。第11页/共155页 其次，深亚微米工艺提出的诸多挑战至今尚未得到彻底的解决，互连延迟主导系统性能的问题随着工艺技术的不断进步将变得越来越突出。在人

7、们从面向逻辑的设计方法彻底转变到面向互连的设计方法之前，这个问题将一直存在，并长期困扰整个集成电路设计业。第12页/共155页 第三，单个芯片要处理的信息量和信息复杂度要求芯片必须具备强大的数据处理能力；使用嵌入式CPU或DSP是SoC的一个重要标志。事实上，一个芯片上集成一个或多个微处理器以完成复杂的系统功能，在今天的集成电路设计中已不少见。第13页/共155页 第四，采用嵌入式CPU或DSP的SoC具备了可编程能力，从而将ASIC集成电路系统的一部分功能交给应用工程师去完成可使SoC功能设计相对简化、应用范围将拓宽。与虽然采用内嵌CPU或者DSP但所需软件固化在SoC芯片中的系统相比有明显

8、优势：第14页/共155页 1未来的SoC功能非常复杂，采取外部对其编程的方式可以适应应用环境的修改或变动，减少应用风险。 2随着芯片规模的不断扩大，开发一个SoC不仅需要克服众多的技术难题，而且开发成本也越来越高。有能力进行SoC设计商家逐渐集中到技术和经济实力较强的单位。提供可由用户自己进行功能配置的SoC，将大大提高SoC芯片的出货量，摊薄SoC设计研发成本。 第15页/共155页 3相当多的应用系统软件或中间件研发成本巨大，由SoC设计商完成全部ASIC系统的软、硬件系统研发并不明智。提供SoC芯片的外部编程能力可使SoC设计商专心致力于平台设计。对于第三方合作伙伴来说，已有的技术储备

9、即可轻松实现十分复杂的应用系统。 4减少SoC芯片的可测试设计。譬如，让Linux在SoC上跑起来可以支持许多复杂的测试过程。 第16页/共155页 最后，采用第三方的IP核是SoC设计的必然。高度复杂的系统功能和愈来愈高新的产品打入市场的时间要求不允许芯片设计者一切从零开始，必须借鉴和使用已经成熟的设计为自己的产品开发服务。事实上今天的集成电路已经开始越来越多的使用IP核来进行设计（图3） 第17页/共155页第18页/共155页1.1SoC设计方法 SoC设计方法学正是围绕SoC的上述内容展开的新一轮理论研究。这一理论根植于过去几十年计算机辅助设计（CAD）、计算机辅助工程（CAE）和电子

10、设计自动化（EDA）理论的土壤之中，将借鉴已有的理论并在其基础上创新。尽管如此，研究人员还是不得不面对许多的难题，因为SoC时代的集成电路设计方法学的内涵及外延到底是什么确实不那么清楚（图4）.第19页/共155页第20页/共155页 人们只能模糊在感到这个新生的理论应当涉及系统和芯片，应当涉及硬件和软件，应当涉及设计和制造，应当涉及知识产权的保护和使用等等一系列的问题，以及现在也许还无法提出的许多其它技术的和非技术的问题。要想把SoC设计中的所有问题都清楚地罗列出来是不现实的，但是研究人员可以在以前的研究基础上确认哪些是关系到SoC设计成败的关键，并将它们作为SoC设计方法学首先要解决的课题

11、。第21页/共155页1.2SoC技术 第一个内容就是系统设计方法。传统的集成电路设计基本上属于硬件设计的范畴，少数的软件（主要是一些微码）也往往通过固化的方法在芯片中实现。而在SoC设计当中，设计者必须面对一个新的挑战，那就是他不仅要面对复杂的逻辑设计，而且要考虑软件，特别是那些可以改变芯片功能的外部应用软件的设计。尽管软件的加入在某种程度上加大了系统设计的工作量，但是软件的引入也会对系统代价的减少产生积极的作用。如何在软件和硬件设计中取得平衡，获得最优的设计结果是我们要认真探讨的课题。第22页/共155页 第二个内容是IP核的设计和使用。IP核是SoC设计中非常重要，它包含两个方面的内容，

12、首先是IP核的使用，其次是IP核的生成。IP核的使用绝不等同于集成电路设计中的单元库的使用，它所涉及的内容几乎覆盖了集成电路设计中的所有经典课题，包括测试、验证、模拟、低功耗等等。IP核的生成也绝非是简单的设计抽取和整理，它所涉及的设计思路、时序的要求、性能的要求等均需要人们重新审视我们已经熟知的设计方法。第23页/共155页 第三个内容是深亚微米集成电路设计。尽管这个课题已经提出了相当长的时间，但是研究的思路和方法仍然在面向逻辑的设计思路中徘徊，也许布局规划和时序驱动的方法还能够解决当前大部分的实际问题，但是当我们面对0.15m甚至更细线条的时候，又有谁能保证现在的作法有效呢？深亚微米集成电

13、路设计方法的根本性突破显然是SoC设计方法学中最具挑战性的。第24页/共155页2SoC研究内容 SoC设计主要研究： 总线架构技术 IP核可复用技术 可靠性设计技术 软硬件协同设计技术 SoC设计验证技术 芯片综合/时序分析技术 可测性/可调试性设计技术 低功耗设计技术 新型电路实现技术等 此外还要做操作系统/嵌入式软件移植开发以及应用系统设计,是一门跨学科的新兴研究领域。第25页/共155页2.1总线架构技术 总线结构及互连技术,直接影响芯片总体性能发挥。对于单一应用领域,可选用成熟的总线架构；对于系列化或综合性能要求很高的,可进行深入的体系结构研究,构建各具特色的总线架构,做精做强,不受

14、制于第三方,与系统同步发展,更具竞争力。目前SoC开发研制主要有基于平台(包括自主构建总体架构)、基于核、基于合成等方法,不断推出性能更好、扩展性更强的总线规范,如AXI总线(AMBA总线升级)、L*BUS总线(中科院计算所)等。第26页/共155页2.2 IP核可复用技术 IP核一般分为硬核、软核和固核三种,硬核是指经过预先布局且不能由系统设计者修改的IP核；软核通常以HDL语言形式提交；固核由RTL的描述和可综合的网表组成。IP核可复用技术研究重点是开发适应多种总线接口的规范和可测试性一体化,以尽量少的外包和测试向量,达到复用目的。IP核应有良好的开发文档和参考手册,包括数据手册、用户使用

15、指南，仿真和重用模型等,而兼容性是重要的因素。 第27页/共155页2.3可靠性设计技术 SoC一般由有多级总线,每一总线上含有多个设备(IP核)。如何确保整个芯片正常运转,必须考虑防“死锁”和“解锁”机制。即使某一设备(IP核)瘫痪,也不应影响整个芯片其他功能。此外随着超深亚微米技术发展,对总线传输的可靠性提出了严重挑战,必须研究容错机制和故障恢复机制。第28页/共155页2.4软硬件协同设计技术 由于市场和设计风险的压力,SoC软硬件协同设计尤为重要。改进软硬件协同说明、协同分析、协同设计、协同模拟和协同验证,可大大减少硬件设计风险和缩短嵌入式软件的开发调试时间。同时在协同验证环境中能够及

16、时发现软硬件中所存在的致命问题,避免在最后集成测试阶段重新进行软硬件的调整。 第29页/共155页2.5芯片综合/时序分析技术 由于SoC系统复杂度和规模愈来愈庞大,多时钟、多电压以及超深亚微米等新课题不断出现,对SoC的综合性研究提出了更高的要求。尤其对时序预算如何分级、分解,关键路径的特殊约束的研究,要求研究人员具有深厚的系统背景知识。与此同时,静态时序分析(STA)日趋复杂、后端动态仿真效率低下,对总体设计人员提出了严峻的挑战。 第30页/共155页2.6SoC验证技术 主要分IP核验证、IP核与总线接口兼容性验证和系统级验证等三个层次,包括设计概念验证、设计实现验证、设计性能验证、故障

17、模拟、芯片测试等。从验证类型划分,有兼容性测试、边角测试、随机测试、真实码测试、回归(Regression)测试和断言验证等。由于芯片愈来愈复杂,软件仿真开销大,硬件仿真验证成为一种重要的验证手段。验证工作约占整个设计工作的70%,如何提高验证覆盖率和验证效率是设计验证的永恒课题。 第31页/共155页2.7可测性/可调试性设计技术 主要研究解决批生产可测性问题和在线可调试性问题,实施技术包括DFT、SCAN、BIST、Iddq、JTAG/eJTAG等,要研究基于各种IP核的SoC测试架构和测试向量有效传递性,更重要的是要考虑测试平行化,降低芯片测试占用时间,此外要关注在线调试工作,方便用户开

18、发和调试基于SoC的产品。 第32页/共155页2.8低功耗设计技术 低功耗已经成为与面积和性能同等重要的设计目标,因此精确评估功耗也成为重要问题。芯片功耗主要由跳变功耗、短路功耗和泄漏功耗组成。降低功耗要从SoC多层次立体角度研究电路实现工艺、输入向量控制(IVC)技术、多电压技术、功耗管理技术以及软件(算法)低功耗利用技术等多个方面综合解决问题。第33页/共155页2.9新型电路实现技术 由于晶体管数急剧增加、芯片尺寸日益变小、密度不断增大、IP核可重用频度提高、低电压、多时钟、高频率、高可测性、新型高难度封装等要求的出现以及新工艺/新设计技术层出不穷,半导体工艺特征尺寸向深亚微米发展,要

19、求SoC设计师不断研究新工艺、新工具,研究关键电路架构、时序收敛性、信号完整性、天线效应等问题。第34页/共155页2.10 嵌入式软件移植/开发 主要研究开发SoC的BIOS和嵌入式操作系统移植/开发；要支持多任务；要使程序开发变得更加容易；系统的稳定性、可靠性得到更好提高；要便于维护,易读易懂。要具有安全性好、健壮性强、代码执行效率高等特点。如对SoC片内进行嵌入式Linux操作系统代码的植入研究,可减轻系统开发者基于BSP开发的难度,同时提高开发效率,缩短开发周期。 第35页/共155页3.SoC分类 SoC产品和技术不断发展,但在SoC分类上业界还未形成主流看法,SoC按实现技术可分为

20、三类,一类是CSoC,当前仍以学术研究机构为主导,注重体系结构探索性工作，CSoC按指令集来划分,主要有X86系列、ARM系列、MIPS系列和类指令系列,性能成本各有千秋；另一类是SoPC,以FPGA厂商和科研机构为主导,适合多品种少批量产品开发；第三类是ASIC SoC,以微处理器和芯片设计公司为主导,追求良好的性价比,适合大批量规模生产。第36页/共155页 在国际上,基于x86 SoC的产品有国家半导体公司的SC2200,适合做无线浏览器(WebPad)、瘦客户机和机顶盒等产品。在我国台湾地区,如Rise Technology公司的SCX501,SiS公司的SiS550系列,均属于x86

21、系列的SoC,适合做信息家电产品；基于ARM系列的SoC如Sharp LH7A400,Samsung S3C44AOA,OKI的ML67Q530等；基于MIPS系列的产品主要是AMD Alchemy Au1000、Au1500等系列产品；基于类指令系列的产品,如Crusoe TM5800,采用超长指令,代码效率高。第37页/共155页 国内SoC研制开发者主要基于MIPS系列和类指令系列,如中科院计算所中科SoC(基于龙芯CPU核,兼容MIPSIII指令集)。SoC自20世纪90年代后期出现以来,随着超深亚微米工艺的不断发展,SoC技术面临着广阔的发展空间,日益引起学术界和工业界的关注。 第3

22、8页/共155页3.1CSoC技术特点 CSoC一般由处理器、存储器、基于ASIC的核和片上可重构的部件(专用化)等构成,其特征为: 1CPU + 可重构处理构件 2效率与灵活性很好结合在一起 3基于重构确定处理功能 4在图像处理、模式匹配等方面优于超级计算机 5根据任务需要可动态重构,提高性价比 第39页/共155页 目前学术界对可动态重构的高效处理件XPP(eXtreme Processing Platform)比较关注。XPP是在一个以基于某种总线架构的微处理器核为核心的SoC中嵌入可编程逻辑模块,构成可重构的SoC平台。适用的可重构数据处理架构往往由处理阵列单元(PAE)、面向通信网包

23、、层次化的重构管理树(CM)和I/O模块等构成。XPP具有自动重构流和处理数据流,突破了传统的冯.诺依曼指令流模式。由于高度规整化,很容易获得指令级平行性和流水线效率。Triscend公司就选用了CSoC技术路线。第40页/共155页3.2SoPC技术特点 SoPC是一种特殊的片上系统,是可编程系统,具有灵活的设计方式,可裁剪、扩充、升级,并具备软硬件在线系统开发中可编程的功能,结合了SoC和FPGA各自的优点,一般具备以下基本特征: 1至少包含一个以上的嵌入式处理器IP核 2具有小容量片内高速RAM资源 3丰富的IP核资源可供灵活选择 4足够的片上可编程逻辑资源 5处理器调试接口和FPGA编

24、程接口共用或并存 6可能包含部分可编程模拟电路 第41页/共155页 除了上述特点外,还涉及目前已引起普遍关注的软硬件协同设计技术。由于SoPC的主要逻辑设计是在可编程逻辑器件内部进行,而BGA封装已被广泛应用在微封装领域中。传统的调试设备,如:逻辑分析仪和数字示波器,已很难进行直接测试分析,因此,必将对以仿真技术为基础的软硬件协同设计技术提出更高的要求。同时,新的调试技术也已不断涌现出来,如Xilinx公司的片内逻辑分析仪Chip Scope ILA就是一种价廉物美的片内实时调试工具；而在应对复杂设计方面,诸如Xilinx公司的System Generator for DSP就是一个利用可编

25、程硬件逻辑实现数字信号处理算法的强大辅助工具。第42页/共155页3.3ASIC SoC技术特点 ASIC SoC是一种面向特定应用的片上系统,具有高性能、强实时、高可靠、低功耗、低成本化等特点,一般具备以下基本特征: 1至少有一个以上的CPU核 2具有规范的总线架构(如AMBA) 3具有RAM资源(或片上访存控制器) 4具有适量的I/O设备(包括模拟的) 5具有可扩展的接口(如PCI) 6具有可在线调试口(eJTAG) 7具有可测试性电路第43页/共155页 ASIC SoC一般是基于IP核或SoC开发平台的产品,需要专门技术、IP库、SoC总线架构和嵌入式软件支持(包括BIOS、OS),需

26、要广泛的多功能IP核和将客户逻辑与之集成在一起的设计艺术,以满足客户产品开发的需求。SoC设计者通过重用证明了的IP核,不仅利用了最新工艺技术优势,而且减少了开发周期和风险。第44页/共155页 目前SoC总线架构有很多种,如IBM公司的CoreConnect、ARM的AMBA、Silicore公司的Wishbone、MIPS技术公司的SOC-it和CoreFram等。可喜的是国内也有许多自主知识产权的总线架构,如L*BUS(中科院计算所),C*BUS(苏州国芯)等。每一种总线架构都是为满足其特定应用领域的要求而发展起来的。有些适合低端嵌入式产品,有些适合手持产品,有些适合高能性产品,各有自己

27、的优势。SoC的发展离不开功耗、性能、成本、可测性、可靠性、IP核可复用性、平台技术支持性和软硬件协同开发性等方面制约。需要开发者具有强大的计算机体系结构背景知识,才能支持其得到快速发展。第45页/共155页4.SoC技术发展方向 SoC的概念从20世纪90年后期提出后,技术得到快速发展。不论是CSoC、SoPC还是ASIC SoC,与计算机学科、微电子学、材料与工艺学、电子通信等日益关联,它们的交叉学科发展为SoC的技术发展提供了强有力的支持。第46页/共155页4.1计算机学科提升SoC技术水平 冯.诺依曼体系结构(以程序和数据合一为特征)和数据流体系结构(以程序和数据分离为特征)是计算机

28、的主流体系结构。通用计算机的微小型化,所谓“今天的PCB板就是明天的SoC”,是很好的脚注。第47页/共155页 计算机领域的总线架构技术、算法实现技术、模块化设计技术、BIOS技术、软件工程技术、软硬件调试技术、系统验证技术、性能评估技术、实时处理技术、可靠性设计技术、人机交互技术、负载平衡技术和低功耗设计技术等等无不反映到SoC设计技术中,也促使SoC能在几年内迅猛发展起来,成为后PC时代的计算机主要发展方向之一。SoC技术发展尽管与工艺发展和EDA设计手段的提高有很大关系,但其核心是CPU核、总线架构和各种IP核。在总体性能评估和实现技术上,无不与计算机专业领域相关。尤其在高端应用领域,

29、如多CPU核集成和异构型集成等系统需求,计算机学科会继续从不同层面推动SoC的技术发展。第48页/共155页4.2SoC推动计算机体系结构发展 SoC技术发展与市场需求紧密相关。SoC的主要应用领域有计算机、通信、消费类电子、工控、交通运输等。在SoC的销售额中通信类、计算机类和消费类占80%以上,消费类所占比重在不断增长。进一步细分SoC市场,计算机类有图像处理、硬盘驱动、高档打印机、个人助理等；通信类有有线网、无线网、手机、可视设备、通信基站等；消费类有数字电视、DVD、STB、数码相机等；工控类有过程控制/处理、测试/仪表、医疗设备、监控系统等；交通运输类有引擎控制、仪表装置、安全系统等

30、。SoC市场规模的日益扩大,在信息技术和电子产品领域的地位越来越重要。第49页/共155页 现在SoC市场上基本以中低档的SoC产品为主。随着数字化产品需求日益旺盛,对高端SoC的需求日益迫切,如在音视频、通信等领域,对SoC提出了更高要求,需要双核、四核等多核集成。SoC在中高档方面将取代传统意义上的CPU,向系统性能更好、功耗更小、成本更低、可靠性更高、开发更容易方向发展,满足人们以GUI屏幕为中心的多媒体界面与信息终端交互需求,如手写文字输入、身份识别、语音拨号上网、收发电子邮件、视频播放、网络游戏、可视电话、语言同声翻译等。SoC将嵌入32位、64位RISC芯片或数字信号处理芯片(DS

31、P)等增强型处理器件,同时支持嵌入式RTOS发展,采用实时多任务编程技术和交叉开发工具技术来控制功能复杂性,继承和发展计算机处理器技术。所有这些都对计算机体系结构提出了更大挑战。第50页/共155页4.3SoC开创了交叉学科发展的新天地 SoC是需要多种学科支持的新兴技术领域。它的发展已离不开计算机学科、微电子学、材料与工艺学、电子通信等领域的技术支持,新技术新产品会不断涌现,需求不断牵引对SoC做更深入的研究。目前的SoC技术发展主要在同种工艺层面上实现,以电子技术为主。但在实际应用中,对微小型化和系统集成技术不断提出新的更高需求。发展集微型机构，微型传感器，微型执行器，光、机、电一体化，数

32、字模拟混合集成电路，射频（RF）,信号处理和控制及通讯接口电路于一体的能完成特定功能的微系统已经提到议事日程。把微电子和微机械结合的MEMS将成为SoC发展的新基础，MEMS也是多学科交叉的前沿研究领域,涉及电子工程、机械工程、材料工程、信息工程、物理学、化学、光学以及生物医学等学科与技术。第51页/共155页 系统集成最大的优势在于继承和发展各种工艺技术带来的好处。各种工艺发展极不平衡,在系统集成过程中当需要多种工艺并存时,可借助SiP(System in Package)设计技术,把不同工艺的各种集成电路如CMOS电路、GaAs电路、SiGe电路或者光电子器件、MEMS器件以及各类无源元件

33、如电容、电感等集成到一个封装体内,在单一封装里实现更复杂系统,在封装效率、性能和可靠性方面可提高10倍左右,尺寸和成本都可以大幅度下降。第52页/共155页 SoC的技术发展趋势将是SoC、MEMS和SiP这三者技术融合,计算机体系结构不断得到丰富发展,满足更复杂系统的单一芯片化需求，同时推动多学科交叉发展。第53页/共155页5 SoC设计流程 用SoC技术设计系统芯片，一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：第54页/共155页5.1功能设计阶段 设计目标产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做

34、为将来电路设计时的依据。更可进一步规划软件模块及硬件模块的划分，哪些功能该整合于SoC内，哪些功能可以设计在电路板上。第55页/共155页5.2设计描述和行为级验证 功能设计完成后，可以依据功能将SoC划分为若干功能模块，并决定实现这些功能将要使用的IP核。此阶段直接影响了SoC内部的架构及各模块间互动的讯号，及未来产品的可靠性。第56页/共155页 决定模块之后，可以用VHDL或Verilog等硬件描述语言实现各模块的设计。接着，利用VHDL或Verilog的电路仿真器，对设计进行功能仿真验证（function simulation，或行为仿真验证behavioral simulation）

35、。注意，这种功能仿真没有考虑电路实际的延迟，无法获得精确的结果。第57页/共155页5.3逻辑综合 确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。 硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。事实上，综合工具支持的HDL语法均是有限的，一些过于抽象的语法只适于做为系统评估时的仿真模型，而不能被综合工具接受。第58页/共155页5.4门级验证（Gate-Level Netlist Verification） 门级功能验证是寄存器传输级验

36、证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。第59页/共155页5.5布局和布线 布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SoC的性能，尤其对0.25微米以上制程，这种现象更为显著。第60页/共155页6IP核的复用 在SoC中进行IP复用可获得更高的生产力，但通常要经过多次的实验和纠错才能成功地将IP集成到SoC中。成功的IP复用并非简单的错误修复过程。为了顺利地集成IP，业界领袖和IP提供商应

37、该解决相关的分析和验证问题，从而保证将IP无缝地集成到SoC中。第61页/共155页6.1IP复用概念的产生 专用集成电路(ASIC)行业是为了满足低成本和快速上市时间的要求应运而生的。由于ASIC设计技能的增强，设计工程师可在单一芯片上集成更多的功能。然而，尽管业界目前已达到较高的系统级芯片制造水平，在设计能力、方法和工具上却相对落后，这一点阻碍了芯片向更高的复杂度发展。第62页/共155页 上世纪八十年代后期，ASIC公司推出各种专用标准产品(许可Sparc和MIPS等就是成功的范例)，由此构建相关的标准产品。IP业务随之产生，并出现了设计复用这一概念。通过复用可增强设计生产力，而创建AS

38、IC单元库便是基础工作的第一步。ASIC库也是首批具有一定知识产权(Intellectual Property)保护的技术之一。第63页/共155页 新生的ASIC公司和系统公司均可设计带有功能构建模块和IP内核的芯片。为了满足它们不断增长的需求，不久，SoC行业也出现了。 在SoC发展的早期阶段，SoC设计包括一个计算引擎。它依据设计者原有经验，采用不同的片上总线结构设计而成。因此在新设计中使用自行设计的构建模块或IP内核时，都必须与专用总线进行接口。SoC是ASIC方法的一个演进。 IP内核是作为ASIC总体技术的一部分而出现的，然而，要在ASIC中使用IP内核十分不易，设计者为此必须重复

39、许多相同复杂工作。 第64页/共155页6.2IP复用的技术方法 原始的方法可将IP内核集成到标准产品中，可采用某种方法简化这一工序。由于需要将各种IP内核快速地置入不同的SoC ASIC中，因此在SoC或IP-ASIC设计中使用和复用IP时的方法也就更为精密细致。为了支持IP复用，IP组织必须建立一个系统，为每种特殊的IP模块提供应用级专门技术。包括满足寄存器传输级(RTL)、兼容、综合和各种后端要求，并解决其它客户在设计应用中面临的问题。客户由于没有足够的时间或资源来深入了解产品设计过程中所需的各种IP，从而为厂商必须提供相关的专门技术提供了机会。第65页/共155页 为了满足客户的上市时

40、间要求，厂商需要获得有关复杂IP内核的各项功能和应用的所有资料。例如，当客户想在设计中采用USB 2.0输入/输出管线时，他们希望不花时间学习有关USB 2.0的标准协议，而是由IP供应商解决在系统测试中出现的内核测试和验证等问题，并提供总线接口和内核专用DMA引擎所需的设计和验证服务。第66页/共155页 这一例子表明，成功的IP复用并不仅仅是简单的错误修补过程。它需要成套的经验和技能，才能创造一个IP无缝复用环境。使用IP进行SoC设计的领先厂商必须建立起富有经验的设计和应用队伍，并配备成熟的设计自动化工具。正是以上这些资源将ASIC公司和原始IP提供商(如果IP是由第三方提供的，则是授权

41、者)联系在一起。它涉及到IP规范、应用、性能和兼容性的方方面面。对首次使用新型或特殊IP的领先公司而言，只有经历了一系列的试验和纠错，才能将IP集成到SoC中。在验证和集成新的IP内核时，拥有相关资源来实施一个可行性方案也十分重要。例如，即使过去用过处理器专用缓存子系统或10G以太网媒体接入控制器等IP，如果不了解这些器件，便会妨碍芯片的设计和验证，并极大地拖延进度。第67页/共155页 业界必须为IP产品提供各种实施方法。富士通的方法包括问题分析和验证过程，由熟悉某种专用IP内核的工程师迅速追踪问题并提供解决方案。由于某些IP还是新产品，不够成熟而且缺乏现场数据，因此它的质量会有所差异。IP

42、测试工具的质量也会影响IP质量。除此之外，如果验证方法不够精深或强大也会造成设计错误。第68页/共155页 IP的授权者也应尽其所能。他们必须明白自己的责任所在，并精心选拔那些熟悉IP并能管理相关业务的工程师组建成技术队伍。为了成功地复用IP，开发商必须处理好SoC或IP-ASIC设计中的技术和流程问题。如果没有处理好这些问题，可能会浪费资源，且影响到客户与厂商的合作关系。 第69页/共155页 受其开发任务和商业模式的限制，EDA公司只能专注于设计自动化工具。技术问题应该交由SoC或IP-ASIC服务提供商来处理。随着设计的复杂度越来越大，对IP复用的需求也会越来越大。只有相关的支持机构相互

43、团结起来，才能促成SoC或IP-ASIC设计中的无缝集成。 将IP核整合到一个芯片上需要很多步骤。这个过程是否能够很容易地完成，主要取决于提供的交付成果。另外，客户不仅必须对IP核进行评估，而且还要评估IP提供商。第70页/共155页7 如何为SoC设计选择IP核 IP核可以两种形式提供给客户：软核和硬核。两种方式都可使客户获得在功能上经过验证的设计。软核也被称为可综合内核，需要由客户进行综合并在其SoC上实现。而硬核已完全实现(完成了版图设计)，可直接用于制造。(从技术上说，一种设计只有生产后才能实现。但是在此情况下，实现的意思是指安排布局并可直接投入生产)。SoC团队只需将硬核像一个单片集

44、成电路片那样置入芯片即可。软核和硬核具有不同的问题和好处。 第71页/共155页7.1软核与硬核的对比 7.1.1性能 由于软核没有实现，因此它天生在功能和实现方面比硬核更加灵活。另一方面，因为要在很多设计中使用硬核，开发者可能要花更多的时间来优化它们。因此，这使人们觉得硬核会提供更高的性能。 事实上，为那些最先进工艺设计的高端、全定制硬核确实能够提供比软核更好的性能。通过使用锁存、动态逻辑、三态信号、定制存储器等，全定制设计团队能实现比完全静态综合的设计更好的结果。对于需要达到现有工艺和设计技术极限性能的SoC来说，全定制硬核能够更好地满足这些要求。第72页/共155页 然而，如果性能目标在

45、一定程度上要服从功能目标的需求，那么硬核的优势就无关紧要了。SoC设计团队利用软核固有的灵活性优势，能够按需构架特定的功能要求。而随着工艺技术的进步，软核的最高频率限制也在提高，使它们成为更多SoC设计师的一种选择。 在较低时钟频率下，硬核或许具有硅片面积方面的优势，但是情况往往并不是这样。硬核经常简单地使用ASIC的方法进行固化，使之不能提供速度上的优势。在其他情况下，全定制内核不能根据每一代工艺进行重新优化，所以削弱了频率和尺寸上的优势。 第73页/共155页7.1.2 技术独立和可移植性 软核的优势之一是技术独立的，也就是说，Verilog或VHDL不需要使用一种特定的工艺技术或标准的单

46、元库。这意味着同一个IP核能够应用到多种设计中，或现有设计的下一代中。一些软核提供商采用使其内核技术上非独立的设计风格，但是这种方式看不到什么优势。 第74页/共155页 另一方面，硬核在技术上是非常特定的。事实上，硬核对工艺的兼容性有着严格的要求。如果代工厂改变其工艺参数或库，硬核可能就无法正常工作。这就产生了一个风险，因为在工艺参数改变时，IP提供商需要重新对硬核进行验证。 硬核能够移植到新的工艺技术上，但是重新优化全定制内核的工作既费事又昂贵。对于一些先进的微处理器内核，这可能要花两年或更长的时间。第75页/共155页 因此，硬核经常根据新的工艺进行光学调整。虽然这一方法既简单又快速，但

47、是它减少了由设计团队针对现有工艺进行全定制优化的许多优势。 不仅如此，光学调整同时带来了另一个风险，因为它只能保证新的设计满足设计规则，而不能保证准确的时序或功能，而且重新全面验证经过光学调整的IP核是非常困难的。第76页/共155页7.1.3 速度/面积/功率优化 对于要实现的确定的工艺，硬核运行速度通常可以做到快于相应的软核。但是即使对于这种给定的技术，硬核也仅仅是针对一组目标而优化。如果目标是在合理的性能上使芯片面积更小，那么对于这种应用来说，为高度可调性能而优化的硬核可能就太大了。 第77页/共155页 软核是能够被“应用优化”的。为适合特定的嵌入式SoC设计，时序、面积和功率目标可能

48、需要进行调整。例如：如果SoC使用200MHz的时钟，那么设计运行在250MHz的软IP内核可以改为准确地运行在200MHz上。这在得到更小尺寸和更低功率的同时满足了设计约束。这种应用优化也适用于低层IO时序。软内核的IO约束可以进行调整，以准确配合内核的使用环境。如果硬内核有延迟输出信号，SoC设计师几乎无法改善时序。第78页/共155页 如果SoC的速度、面积和功率目标与硬核的目标相符，那么硬核将极具竞争力。但对于大多数设计师来说，软核在为特定的SoC优化方面更具优势。 第79页/共155页7.1.4 可定制性 软核相对硬核还具有另外一个优势：编译时间定制化，这些是实现之前的设计选项。高速

49、缓冲存储器的内存大小就是一种常见的编译时间用户定制项目。根据特定嵌入式应用所需的高速缓冲存储器的大小，软核处理器能够精确地被配置。而硬核在这方面就不能被定制。 第80页/共155页 另一种在许多软核中应用的定制项目就是指令专用，或选择性支持某种特殊指令。例如，一些SoC可能需要外部协处理器的支持。然而，在一些不使用这些特性的系统中，多余的硬件可从软核中去掉，以节省面积和功率。 第81页/共155页 软核还可以包括实现配置参数。这是一种特殊的编译时间定制，可帮助软核更好地配合SoC团队使用的设计风格。例如，微处理器内核经常通过使用门控时钟电路来实现，但这种时钟不能与某些时钟布线工具很好配合。如果

50、处理器内核可提供一种将所有门控时钟变为相等的多路复用器(MUX)的编译时间设置，SoC团队可使实现更为容易。 第82页/共155页7.1.5 易于集成 软核很可能更容易被集成到SoC设计团队使用的流程中，除非内部设计小组已经实现了硬核。其原因是SoC设计团队将在他们认可的IP核周围添加RTL模块。这些内核看上去就像另外的SoC模块，也可像它们一样地实现。 第83页/共155页 另一方面，硬核看上去更像一个黑匣子RAM，特别是在它采用全定制技术实现时。这意味着硬核提供商将需要为该内核提供更多的黑匣子模型，使SoC设计师能够在其周围设计其模块。这本身就比使用软核更困难。例如，全定制硬核也许没有门级

51、网表。这是因为该设计已经在晶体管级完成，而没有使用逻辑门。但是设计团队可能需要通过背注时序运行门级功能仿真，因为缺少门级网表，这将难以进行。第84页/共155页7.2附加提供物 一个有竞争力的软IP核不只是一个Verilog或VHDL源文件的集合。出于同样原因，一个好的硬核也不只是一个版图数据库。今天的IP核包含一系列可交付使用的提供物，可使SoC设计团队将IP核整合到他们的设计中。这些附加提供物的目标是使IP核尽可能容易地整合到设计流程的各个环节。 第85页/共155页7.2.1 文档创建 清晰和简练的文档是大多数技术产品的先决条件。然而，需要参考IP核文档的人差异非常大，这使IP核技术文档

52、创建面临非常大的挑战。 每一个开发活动都有不同的文档需求。例如，软件开发者需要了解硬件的可编程特性，但他们可能不关心它是怎样实现的。因此，一组好的文档可使软件开发者更容易发现他们所需的信息，而不致被大量无用的信息困扰。 最后，如果SoC团队要为能复用部分IP核文档的SoC创建文档，IP提供商应该提供可编辑的源文件和引用权。 第86页/共155页7.2.2 接口检查器 SoC团队必须设计逻辑，以便与不同信号和IP核协议进行接口。为了确定其设计是否正确，IP提供商能够提供接口检查器模块，以验证所有接口信号和协议的正确运行。 SoC团队所设计的SoC逻辑与提供商的IP核不能正确连接时必须对故障定位，

53、它可能与确认不变的静态信号一样简单，也可能像验证多周期总线协议的正确运行一样复杂。第87页/共155页 这些检查器通过自动验证给定接口处理类型是否正确运行，大大简化SoC团队的工作。在一个非法处理的情况下，检查器应该报告错误，使SoC设计师能够容易地查明有缺陷的逻辑并排除故障。接口检查器必须在SoC设计环境中准确工作。它们应该能够非常容易地整合到功能仿真中，而不是以一种实际硬件的形式出现。第88页/共155页7.2.3 协议制表器 IP提供商能够提供另一种交付成果使接口验证变得更加容易，这就是协议制表器。这是一个监测接口处理的模块，可观察到各种特殊状况。协议制表器保存所有可见的处理类型并报告没

54、被运行的“边际”(corner case)。IP提供商必须提供一个进行接口完全验证所需的边际情况表。第89页/共155页 在开发过程中，协议制表器将帮助SoC团队决定哪些“边际”情况需要继续验证。一旦开发结束，它同时确保通知SoC团队已经执行了所有必需的“边际”情况验证。由于IP提供商对内核接口具有最佳的理解，这个“边际”情况表将比SoC团队能够想象的任何方案更加完善。 第90页/共155页7.2.4 RAM检查器 如果一个IP核拥有SoC团队必须编译和整合的内部随机存储器，在处理过程中有可能引入瑕疵。排除由深度嵌入式RAM导致的故障对于SoC团队是一件非常困难的事情，因为它经常涉及通过内核模

55、块跟踪故障的工作。RAM检查器能够大大简化排除RAM模块导致的故障的工作。(当SoC团队不得不通过一个IP核来排除故障时，这是一个非常糟的情况。他们应该能够信赖它的正确运行。)第91页/共155页7.2.5 快速仿真模型 对于SoC设计师来说，用一个大型IP核的RTL仿真完整的SoC可能非常缓慢。如果IP提供商能够提供一个周期精确的内核快速功能模型，客户将从更快速仿真、更快速调试及更少地使用仿真授权中获益。即使是一个非周期精确的模型，对于大多数SoC设计和调试已经足够好了。只要最后运行周期精确模型，在开发过程中就可以从快速功能模型中受益。第92页/共155页7.3 EDA工具支持 另一个内核质

56、量指标是EDA工具的支持情况。由于不同设计团队可能使用不同的工具，支持多种EDA工具的多种形式的可交付使用成果是目前先进内核经常能提供的。 例如，一个IP核使用Verilog设计而成，但那些使用基于VHDL的EDA工具和方法的客户仍会要求VHDL。如果一个内核只针对Verilog，那么SoC团队在使用该内核时，将不得不忍受一个麻烦且容易发生错误的转换过程。第93页/共155页 此外，IP提供商应该提供比需求格式更多的东西。不同的EDA工具可能有标准格式的不同实现方法。在以上的例子中，IP提供商不能仅为Verilog客户提供Verilog RTL，它必须支持客户使用特定的Verilog仿真器。否

57、则，该客户可能要调试与IP提供商所用的略微不同的Verilog仿真器相关的设计问题。 这个概念实际上适用于所有交付成果。对于硬核，这个概念同样可在实现阶段应用。硬核必须以一种被SoC团队后端工具所支持的形式提供。而且IP提供商必须支持客户使用的特殊后端工具。第94页/共155页7.3.1 EDA脚本实例 为了帮助快速展开各种设计活动，IP提供商应该提供所支持EDA工具的实例脚本。这是IP提供商帮助SoC团队有效地使用IP核进行系统设计的另一种方法。该脚本可能如makefiles一样简单，可实现汇编功能仿真器。这些脚本也可能如一个全套的、针对功能回归执行的自动化设计脚本一样复杂。在任何情况下，实

58、例脚本对于SoC设计师来说总是很有用。第95页/共155页 对于软核来说，实例综合脚本几乎是必要的。至少它们应该提供顶层约束、故障路径和多周期路径。如果可能，应该同时提供实现若干工业标准综合方法学的脚本。当然，这些实例脚本越简单，对于SoC设计师来说就越容易理解、进行修改并集成到他们的流程中。第96页/共155页7.3.2 功能内核验证 虽然SoC设计师不会修改软IP核的RTL设计，但是他们确实会改变作为芯片设计常规部分的一些功能。这样的例子包括扫描链插入、时钟缓存和RAM BIST集成。SoC设计团队需要验证这些改变不会对内核的正确运行产生影响。 第97页/共155页 验证新设计在功能上与以

59、前设计没有改变的一种方法是采用IP提供商提供的测试基准和测试套件，以全面验证内核是否正确运行。不幸的是，对于许多内核来说，完整的测试套件太大了，以至于不能作为IP核的一部分来提供。因此，大多数IP提供商选用完整验证套件组的子集，它同样能够验证运行。大多数情况下这个子集已经足够了。 然而，形式验证工具对于保证正确运行是一个更彻底的方法。这些工具可精确地验证新设计与老设计的相同之处。支持形式验证工具可使SoC团队无需运行门级回归。第98页/共155页7.3.3 软件协同开发工具 为新系统开发软件的标准方式是，首先生产硬件样片，然后开发运行在上面的软件。然而，在很多情况下这延长了产品上市时间，因此软

60、件开发经常与硬件开发平行进行。 软件开发比硬件开发需要快得多的系统仿真。因此IP提供商必须提供一个非常快的IP核功能模型。这为低层固件的开发提供了足够的性能。第99页/共155页 对于更高的仿真速度，有时会使用硬件逻辑仿真器，它可比纯仿真快一个数量级(虽然这仍然比实际硬件慢2至3个数量级)。这些工具非常难用，而且需要特殊的综合。对于计划进行硬件和软件协同开发的SoC设计团队来说，支持这些技术是对IP核的一个关键要求。第100页/共155页 7.4 评估IP提供商 7.4.1 是否设计成可复用 例如，一个未对IP核产品做出完全承诺的IP提供商，它的产品可能只是将以前的设计重新封包成IP核。而一家