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文档简介

1、设计举例：8位计时器timer计时器timer的框图（1）reset：异步清零信号， 低电平有效， 具有最高的优先级。 reset = 0使输出信号ring = 0。（2） data_in：数据输入。（3）clock：同步时钟，正跳变触发。（4）start：计时器启动信号。（5）ring：控制铃响的输出信号，高电平有效。l ring = 1的持续期为8，超过此持续期后自动归 0。 timer ring clock start reset data_in(7.0) 计时器timer的时序关系 start = 0 时，计时器 开始减计数 reset start start = 1 时，计时器 接受

2、来自 data_in的数据 接收数据 减计数 ring = 1 ring = 1的持续期为 8，超过此持续期后自动归 0。 计时器的 值达到零 reset = 0 进入初始状态 timer目标电路的分解 timer的asm图 reset 否 是 counter = 1? counter data_in st1 st0 ring 0 counter 00000000 是 否 start = 1? 是 否 start = 1? st2 是 否 counter =1? counter 减 1 counter 00001000 st3 ring 1 counter 减 1 接收数据 ring = 1

3、持续期 减计数 初始状态 vhdl代码 library ieee; - 打开 ieee 库 use ieee.std_logic_1164.all; - 打开 ieee 库中的程序包std_logic_1164 use ieee.std_logic_unsigned.all; - 打开此程序包后， 可以对std_logic_vector - 类型的对象执行加/减运算 entity timer is - entity 用于定义端口 port ( data_in: in std_logic_vector( 7 downto 0 ); - 输入端口 reset, clock, start : in std_logic; - 输入端口 ring : out std_logic ); - 输出端口 end timer; vhdl代码（续）architecture behav of timer isbeginprocess( reset, clock ) variable counter: std_logic_vector( 7 downto 0 ); variable state : integer range 0 to 3;begin if reset = 0 then ring = 0; state := 0; elsif clockevent and clock = 1 then

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