18位、800kSPSAD转换器AD7674及其接口设计

1、18 位、 800kSPS A/D 转换器 AD7674 及其接口设计1 概述AD7674 是 18 位、800kSPS，采样保持电路可调负载的全差分输入模拟数字转换器，5V单电源供电。器件内部包含18 位的高速 AD 转换器、转换时钟、基准缓冲器及错误校准电路，并具有工作模式可调串口和并口。器件的主要特性如下： 18 位分辨率，且没有代码丢失； 采用采样保持电路，没有通道延时问题； 全差分输入范围： V REF（可达 5V ）； 大的数据吞吐量： 800kSPS（ Warp 模式）；666kSPS（ Normal 模式）；570kSPS（ Impulse 模式）；积分非线性误差INL ：最大

2、为 2.5LSB ；动态范围： 103dB （当 VREF 5V ）；由 3V 或 5V 供电的并口（可工作于18 位、 16 位或 8 位模式）和串口；片内基准缓冲； 5V 单电源供电； 低功耗： 98mW800kSPS ；78mW500kSPS(Impulse模式 )；160uW1kSPS(Impulse模式 )； 48 引脚 LQFP 或 48 引脚 LFCSP 封装； 与升级版的 AD7676/AD7678/AD7679 引脚兼容；由于 AD7674 具有出色的特性和强大的功能，广泛的应用于 CT 扫描仪、高速动态数据采集系统、地震检波仪和检漏器的传感器、 - 复位器（低功耗、多通道）

3、 、使用仪器、光谱分析仪和医学仪器； 同时由于此芯片具有低功耗的特性， 非常适合应用于电池供电系统中。器件的功能方框图如图1 所示。图 1 AD7674 功能方框图与其它模数转换器相比， AD7674 所具有十分突出的优点：1、 高分辨率和大吞吐量AD7674 是具有 800kSPS、 18 位采样保持AD 转换器（没有延时） 。2、 高精度AD7674 的最大积分非线性为2.5LSB ，并且没有编码丢失。3、 串口和并口通用并口（可工作于18 位、 16 位或 8 位的模式）和3 线的串口，且都与3V 和 5V逻辑兼容。2 封装与引脚说明AD7674 具有两种封装形式：48 脚 LQFP 和

4、 48 脚 LFCSP 封装，其封装图如图2 所示。图 248 引脚 LQFP 封装图表 1 AD7674 引脚简介管脚号助记符说明1， 44AGND模拟电源地2， 47AVDD模拟电源输入引脚3MODE0数据输出模式选择位，与MODE1 一起选择输出数据的接口模式4MODE1数据输出模式选择位，与MODE0 一起选择输出数据的接口模式0018 位接口0116 位接口10字节接口11串行接口5D0/OB/2C当 MODE=0（即 18 位接口模式时），此引脚是并行数据输出总线的第0位，且数据码是二进制数原码； 在其余模式下， 此引脚允许选择为二进制原码或补码。当 OB/2C 为高电平时，数字输

5、出为二进制原码；当为低电平时，最高位被取反，则二进制的补码从其内部移位寄存器中输出。6WARP转换模式选择。当此引脚的输入为高电平且IMPLUSE 为低电平时，则WARP 选择最快模式， 可达到最大的数据吞吐量， 并启动最小的转换率用于保证高的精度。 当此引脚为低电平时， 高精度和最小转换滤相独立7IMPULSE转换模式选择位。当此引脚的输入为高电平且WARP 为低电平时，IMPULSE 选择省电模式，在此模式下，耗电量几乎正比于采样率。当WARP 和 IMPULSE 都为低电平时，则选择正常模式。8D1/A0当 MODE=0 （即 18 位接口模式时） ，此引脚是并行输出数据总线的第一位。在

6、其他模式中，此引脚控制着数据输出的模式。9D2/A1当 MODE=0 或 1 时，此引脚是并行输出数据总线的第二位。在其他模式中，此引脚控制着数据输出的模式。10D3在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第三位。无论在哪个模式中，此引脚都用作输出。11，12D4/5或在除 MODE=3之外的模式中，此引脚是并行输出数据总线的第四位和DIVSCLK0/1第五位。13D6 或 EXT/INT在除 MODE=3之外的模式中，此引脚是并行输出数据总线的第六位。当 MODE=3 时，此引脚的输入作为数字选择输入用于选择内部数据时钟和外部数据时钟。当EXT/INT 为低电平时，内部时

7、钟选择SCLK 输出；当 EXT/INT 杯被置为逻辑高电平时，则数据输出与外部时钟信号（从 SCLK 引脚输入）同步14D7/INVSCLK在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第七位。当 MODE=3 时，此引脚的输入被用来选择SYNC 信号的激活状态。当此引脚为低电平时， SYNC 的激活状态为高电平； 而为高电平时， SYNC的激活状态为低电平。15D8/INVSCLK在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第八位当 MODE=3 时，此引脚输入的信号用于将SCLK 信号反转，无论在主机还是从机模式，此引脚都处于激活状态16D9/RDC/SDI

8、N在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第九位当 MODE=3 时，此引脚的输入根据 EXT/INT 的不同而用于外部数据选择输入或读模式选择输入。当EXT/INT为高电平时， RDC/SDIN 被用于将单个 SDOUT 线上的两个或多个 ADC 的结果输入到链路中。在读时序开始后经过 18 个 SCLK周期的延时， SDIN 上的数字数据将通过SDOUT 输出；当 EXT/INT 是低电平时， RDC/SDIN 用来选择读模式。当 RDC/SDIN 为高电平时， 在转换期间数据就可从 SDOUT 上输出。当RDC/SDIN 为低电平时， 只有当转换结束时数据才可以从SD

9、OUT 上输出17OGND输入输出接口的数字电源地18OVDD输出接口的数字电源19DVDD数字电源20DGND数字电源地21D10/SDOUT在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第十位。当 MODE=3 时，此引脚的输入用于串行数据输出，且与SCLK 同步，转换结果存于片内寄存器中。AD7674 由内部寄存器中向外传输转换结果，以高位在前的方式传输。数据格式由OB/2C 的逻辑电平决定。在串口模式中， 当 EXT/INT 为低电平时， SDOUT 在 SCLK 的上下沿都有效；而当 EXT/INT 是高电平且 INVSCLK是低电平时，SDOUT 在 SCLK的上升沿

10、被更新， 而在下降沿被激活； 如果 INVSCLK 是高电平，SDOUT在 SCLK 的上升沿被更新，而在下一个上升沿被激活。22D11/SCLK在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第十一位。当 MODE=3 时，此引脚的输入是串行数据的时钟输入或输出，这取决于 EXT/INT 引脚的逻辑电平。当数据SDOUT 被更新时下降沿由INVSCLK 引脚的逻辑电平决定。23D12/SYNC在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第十二位。当 MODE=3 时，此引脚的输出用于数字输出，且与内部数据时钟同步（ EXT/INT 为逻辑低电平） 。当读时序被启动

11、并且 INVSYNC 是低电平时，SYNC 被置为高电平， 并且在 SDOUT 输出有效时一直保持高电平；当读时序被启动并且 INVSYNC 是高电平时， SYNC 被置为低电平， 并且在 SDOUT 输出有效时一直保持低电平；24D13/RDERROR在除 MODE=3 之外的模式中，此引脚是并行输出数据总线的第十二位。当 MODE=3 且 EXT/INT 为高电平时，此引脚的输出作为读错误标志。在从机模式中， 当读操作被启动且还未完成时， 如果此时转换完成， 则当前数据将丢失，并且 RDERROR 被置为高电平。25-28D14-D17这四位引脚是并行输出数据总线的第十四位到第十七位。在任

12、何接口模式中这些引脚是输出引脚29BUSYBUSY 位的输出。 当此位变为高电平时转换开始， 直到转换结束一直保持高电平， 且数据被送到内部移位寄存器中。BUSY 的上升沿可用来作为数据准备好的时钟信号。30DGND必须与数字地相连31RD读数据位。当 CS 和 RD 均为低电平时并口或串口总线被使能32CS片选端。当 CS 和 RD 均为低电平时并口或串口总线被使能，CS 也被用于外部时钟的门信号33RESET复位输入引脚。当此引脚被置为逻辑高电平时，AD7674 被复位。如果此引脚未被使用，则必须与DGND 相连34PD掉电输入引脚。 当此引脚被置为逻辑高电平时， 进入掉电模式， 且在当前

13、转换完成后转换将被禁止。35CNVST转换开启端。 CNVST 的上升沿将内部的采样保持电路置于保持状态，并开启转换。在脉冲模式中， 如果 CNVST 是低电平且转换相位完成时，内部的保持采样电路将被置于保持状态，转换立即被开启。36AGND模拟地37REF基准点压输入和内部基准缓冲输出端。当内部基准缓冲未使用时，则REF 引脚接外部基准。38REFGND基准输入的模拟地39IN-模拟差分输入的负端40-42， 455NC未使用43IN+模拟差分输入的正端46REFBUFIN点压基准缓冲的输入端。 内部基准缓冲有一个固定的门限值。当电压是2.5V 时输出为 4.096V48PDBUF基准缓冲选

14、择端。当此引脚为低电平时，缓冲被选择；当为高电平时，基准被关闭。3 内部结构及功能3.1 内部结构AD7674 是高速、低功耗、单电源供电、高精度的18 位 AD 转换器，它采用逐次逼近结构。由于逐次逼近结构的多路技术和低功耗，使此器件比一般- AD转换器的性能更优越；而且芯片内部还集成了跟踪保持电路，逐次渐进的结构使其没有任何通道延时，这些特征使此器件广泛的应用于多通道系统中。AD7674 根据应用的需要可以配置成不同的模式来达到最优的效果，在WARP 模式中，其速度可达800kSPS。 AD7674 由 5V 单电源供电，此器件采用48 引脚的 LQFP 和 48 引脚的 LFCSP 封装

15、，这种封装可以节约空间，并且与AD7676 、AD7678 和 AD7679 的引脚相兼容。3.2 AD 转换的工作过程AD7674 是基于可调负载的DA 转换器的逐次渐进型AD 转换器。图3 所示为 AD 转换器的简易图。容性 DAC 由两个相同的电容阵列组成，这两个电容阵列分别与比较器的两个各输入端相连。图 3AD 转换简单示意图在数据采集阶段，与比较器输入端相连的阵列通过开关SW+ 和 SW-与 AGND 相连。所有独立的开关都与模拟输入端相连，这样以来， 此电容阵列被用作采样电容，并从 IN+ 和 IN-的输入端得到模拟信号。当数据采集完成后，CNVST 的输入变为低电平，此时转换状态

16、被启动。当转换开始后，首先SW+ 和 SW-打开，然后两个电容阵列与输入断开，并与REFGND 的输入相连。 IN+ 和 IN- 的差分输入使比较器变得不平衡了， 将电容阵列在 REFGND和 REF 之间转换，使比较器的输出以一定的值变化（V REF/2、 V REF/4、 V REF/262144）。由控制逻辑来控制这些开关，并从高位开始， 这样比较器就达到了平衡状态。在完成这个过程之后，控制逻辑将产生 AD转换代码的输出，并将BUSY 线的输出置为低电平。3.3 AD 转换的工作模式AD7674 具有三种工作模式： Warp 模式、 Normal 模式和 Impulse 模式，不同的模式

17、适用于不同的场合。在 WARP 模式中， AD 转换速度可达800kSPS。然而，在此模式中只有当转换间隔不超过 1ms 时，才能保证转换精度。如果转换间隔超过1ms，则前一次的转换结果将被丢失。AD7674 的此模式适用于采样率高的场合。Normal 模式是对于转换间隔没有任何要求的最快的转换模式，可达666kSPS。此模式适用于异步系统中，如数据采集系统，此系统对速度和精度都有很高的要求。脉冲模式，是最省电的模式，此模式最大的数据吞吐量为570kSPS。例如，如果此器件的转换速度为 1kSPS 时，耗电量仅有 136uW 。此模式的低功耗特性使 AD7674 适用于电池供电系统中。4 AD

18、7674在高速采集系统中的应用图 4 为 AD7674 在高速采集系统中的电路，此电路包括电压基准输入的设计、模拟电压输入部分的设计、 模拟和数字电源供电的设计及接口电路的设计。下面将分别叙述采用这种电路的原理和依据。图 4AD7674 在高速采集系统中应用电路图4.1 模拟信号输入部分图 5 为 AD7674 一个简单的模拟输入电路。 图中的二极管用来保护输入引脚所带来的静电。必须注意输入值一定不能超过所允许的最大输入范围， 这些二极管可承受的最大前置电流为 120mA 。图 5AD7674 简单的模拟输入电路在模拟信号采集阶段，AD7674 的功能类似一个单极的RC 滤波器，由R+、 R-

19、和 Cs 组成， R+和 R- 的值均为102。 Cs 的值为 60pF，构成 AD 转换器的采样电容。在26MHz 频率的 -3dB 处的单极滤波器可以消除来自输入端的噪声和不希望有的干扰。由于AD7674的输入阻抗比较大，因此此芯片可以由无增益误差且阻抗低的器件来驱动。这样就允许用户在放大器输出端和ADC 的模拟输入端连接一个单极RC 滤波器（如图4 所示），用来提高 AD7674 模拟输入端抗干扰能力。然而，阻抗的值也不能过大，因为它影响着模拟电流的性能， 尤其是对总谐波失真 （ THD ）有很大影响。 最大阻抗值取决于所能承受的最大值，而 THD 又随着阻抗源和最大输入频率的变化而变化

20、。THD尽管 AD7674 容易驱动，但是驱动放大器的选择必须符合以下要求：1、在采用 18 位模式时，驱动放大器和AD7674 的模拟输入电路必须同时满足电容阵列的全量程步进值。 而在放大器的数据手册中0.1% 或 0.01%是通常可见的， 这样可以将18 位模式时的补偿时间和驱动器优先选择区分开。而放大器 AD8021 具有低噪声和高增益带宽的特性，符合补偿时间的要求。2、驱动放大器所产生的噪声必须保持尽可能的低，以提高AD7674 的信噪比和降低转换噪声。驱动放大器产生的噪声由AD7674 模拟输入的单极滤波器（由R+、R- 和 Cs 组成）滤除。信噪比（ SNR）随放大器的变化公式为：

21、SNR LOSS 20log(25)625 f -3dB ( NeN ) 2其中， f -3dB 是 AD7674 输入带宽的 -3dB 倍或输入滤波器的截止频率，单位是MHz ；N 是放大器的噪声因数；eN 是放大器输入电压的等效噪声，单位nV/Hz ；例如， AD8021 的等效输入噪声为2nV/Hz ，而噪声增益为 +1，此时 SNR 降低了 0.34dB（如图 4 所示）。如果没有 AD8021 ，则 SNR 将降低 1.8dB。3、驱动器的总谐波失真 THD 性能必须满足器件AD7674 的要求AD8021 满足上述的这些要求，而AD8021 需要一个 10pF 的补偿电容，此补偿电

22、容应选用 NPO 陶瓷或云母电容。4.2 基准电压无论是否有内部基准缓冲，AD7674 都可以采用外部电压基准。当多个ADC共用一个基准电压时，推荐使用内部基准缓冲。然而，使用外部基准电压具有以下优点：1、 采用外部基准电压（接近于5V ）比典型的4.096V到的信噪比高、动态范围宽（可达到1.7dB ）。基准（当采用内部基准缓冲时）所得2、 当关闭内部基准缓冲时（PDBUF ），可以节电。当采用内部基准缓冲时，PDBUF应该为低电平。当从REFBUFIN 输入 2.5V 的基准电压时，可以REF 脚得到 4.096V 的基准电压。无论是采用外部基准还是内部基准，基准输入端REF 都有一个动态

23、阻抗范围，因此就需要在 REF 和 REFGND 之间进行退耦处理， 即在 REF 和 REFGND 之间连接一个 ESR47uF 的钽电容，以达到最小的寄生电感。4.3 电源供电AD7674 具有三个电源引脚：模拟电源5V （ AVDD ），数字电源（ DVDD ）和数字接口输出电源（ OVDD ）。OVDD定义为逻辑输出电源，工作在2.7V 到 DVDD 0.3V 之间。为了减少供电源的数目，数字电源可以通过一个简单的RC 滤波器从模拟电源得到，如图 4 所示。当 OVDD 不高于 DVDD0.3V时， AD7674 的 OVDD 时相对独立供电的。另外，OVDD对电压的变化不敏感，它具有

24、宽的频率范围，如图6 所示。图 6PSRR 和频率关系图4.4 AD 转换控制图 7 所示为 AD 转换过程时序图。CNVST 信号控制 AD7674 转换的开始， 一旦转换开始就不能被放弃或重新开始，直到转换完成。而CNVST 信号与 CS 和 RD 互不干扰。图 7AD 转换时序NSVT 信号是数字信号，要求有良好的边缘特性。而SNR 是一个临界值，CNVST 信号要求有很小的抖动，可采用一个专门的振荡器来产生CNVST 信号，或者采用高频率低抖动的时钟来产生，如图4 所示。在 Impulse 模式中， 可以自动开启转换。当 BUSY 信号变为低电平而CNVST 信号保持低电平时， AD7

25、674 控制数据采集阶段，并自动启动一个新的转换。当CNVST 一直保持低电平时， AD7674 将自动保持转换过程。值得注意的是，当BUSY 信号变为低电平时，模拟信号被输入。 同样，当上电时，CNVST 被置为低电平以开启转换过程。在Impulse模式中，AD7674的转换速度将比570kSPS 高，而这个特征在Warp 和Normal模式中所没有的。4.5 数字接口设计AD7674 具有一个通用的数字接口，它可由串口或并口配置为主机模式。将入引脚和主机的数字接口相连，AD7674 的数字接口就可以提供3V 和 5VOVDD 输的逻辑电源。在18 位接口模式以外的其他模式中，向OB/ 2C

26、引脚输入的可以是直接二进制或二进制的补码。CS和 RD 信号控制着数字接口，当这两个信号中有一个是高电平时，接口都会处于高阻状态。通常在多芯片系统中，CS用作片选信号， 而在单芯片系统中CS一般为低电平。 RD信号用来控制转换结果在数据总线传输。1、并口AD7674 的并口总线宽度可配置为18 位、 16 位或 8 位。数据既可以在每次转换完成后读出，也可在下一次转换过程中读出，读数据时序分别如图 8、9 所示。然而在转换过程读数据模式中， 推荐在前半转换周期读数据， 这样可以避免数字接口和模拟转换电路之间潜在的数据冲突。图 8从机读并行数据时序（在转换结束后读数据）图 9从机读并行数据时序（

27、在转换过程中读数据）2、串口当 MODE0 和 MODE1 都为 1 时， AD7674 将被配置成串口， 18 位数据从 SDOUT 引脚以高位在前的形式输出，且与 SCLK 引脚所提供时钟的 18 个脉冲同步，输出数据时钟在上升沿和下降沿都有效。3、主机串口当 EXT/ INT 引脚为低电平时，AD7674 内部产生并提供串口数据时钟SCLK 。当串口数据有效时， AD7674 还产生 SYNC 信号给主机。如果需要，串口时钟信号SCLK 和 SYNC信号可以置反。 RDC/SDIN 引脚的输入决定着， 是在转化结束后读数还是在转换过程中读数。图 10 和 11 所示为这两种模式的时序。通

28、常，由于 AD7674 具有大的数据吞吐量， 因此串口采用在转换过程中主机读数据模式。图 10主机串口读数时序（转换结束后读数）图 11主机串口读数时序（在转换过程读数）4、从机串口当 EXT/ INT 引脚是高电平时， AD7674 的串口时钟采用由SCLK 引脚输入的外部时钟。在这个模式中，CS是外部时钟的门信号，当CS 和 RD 信号都为低电平时，数据既可在一次转换结束后被读取， 也可以在转换过程中读取。 外部时钟既可以是连续的时钟， 也可以是非连续的时钟。图 12 和 13 所示为这两种模式的时序图。图 12从机串口读书时序（转换结束后读数）图 13从机串口读数时序（在转换过程中读数）

29、当 AD7674 处理位结果时， 重要的是数字输出输入引脚不能发生电压瞬变，这对第二个半转换状态尤其重要，因为 AD7674 的错误纠正电路可以纠正第一个半转换状态中不正确的位结果。鉴于上述原因，推荐使用外部时钟，且是非连续时钟，更重要的是在BUSY 的后半个高电平不会发生转换。5、转换结束后外部非连续的读数时钟尽管在串口从机模式中不能达到最大的数据吞吐量，但是仍然推荐使用此模式。图14所示为此模式的时序图。当一次转换完成后，BUSY 信号将变为低电平，当CS 和 RD 都是低电平时，转换结果可以被读取。数据以高位在前的形式经过18 个脉冲时钟传输完毕，在时钟的上升沿和下降沿都有效。图 14

30、从机读串口数据时序图（转换结束后读取）在此模式的众多优点中转换性能并没有降低，因为在转换过程中数字接口没有出现电压瞬变现象。另外，数据读取速度可达到40MHz ，这样即满足了低速主机数字接口，又实现了高速的串口读数。最后，只有在这个模式中才具有链路特性，即利用RDC/SDIN输入引脚将多层转换通道连接起来。这一特性能很好的减少器件和连线的数量。6、在转换过程中采用外部时钟读取数据图 15 所示为此模式的时序图。在一个转换过程中，当CS 和 RD 都为低电平时，可以读取前一次的转换结果。数据以高位在前的方式经过18 个时钟脉冲传输完毕，期间时钟的上下沿都有效， 在当前转换完成之前数据必须传输完毕

31、；否则，RDERROR 将被置为高电平，且会中断读取上一次转换结果的操作。在此模式中没有链路特性，因此RDC/SDIN的输入应经常保持低电平或高电平。图 15 从机读串口数据时序（在转换过程读前一次的转换结果）为了减少转换性能的下降， 强烈推荐使用一个快速非连续的时钟，以保证在前半个转换状态将数据读取完毕。 同时使在转换结束后读数据成为可能， 甚至还可以在新的转换开始后连续读完最后一位数据。7、 SPI 接口（ ADSP 219x）AD7674通过支持微处理器可应用于传统的直流电测量系统中和模拟信号处理过程中的数字信号处理接口中。AD7674 的接口可配置成为器的 I/O 口或通用串口。 多种

32、外部缓冲可用于防止来自8 位或 16 位的宽度，或者作为微处理ADC 的数字噪声，下面将介绍 AD7674与 DSP（ ADSP 219x）的 SPI 接口配合使用的方法。图 16 所示为AD7674与ADSP 219x的SPI 接口连接图。为与低速的DSP 相兼容，AD7674 作为从机，规定转换结果只能在转换结束之后，而且此模式具有链路特性。内部时钟中断时启动转换，18 位的输出数据以3 字节的形式从SPI 口读出。当DSP 发生中断且最后转换信号完成后才可以开始读数据。ADSP-219x 被设置成主机模式，即主机模式位MSTR1、时钟极性位CPOL 0、时钟相位位CPHA 1 和 SPI 中断使能位TIMOD 00，通过向SPI 的特殊功能寄存器SPICLTx 中写入数据来设置。值得注意的是， 必