嵌入式设计技术的工程方法典型设计3键盘扫描编码电路

1、矩阵式键盘扫描编码电路的设计矩阵式键盘扫描编码电路的设计f1f298765432103列列4行矩阵键盘行矩阵键盘rrrvcc消抖电路消抖电路消抖电路消抖电路消抖电路消抖电路行行扫扫译译码码按按键键编编码码数字标志数字标志数字键编码数字键编码功能标志功能标志功能键编码功能键编码信信号号发发生生器器clkreset消消抖抖时时钟钟行编码行编码编码编码时钟时钟信信号号发发生生器器clkreset消抖时钟消抖时钟行编码行编码编码时钟编码时钟设计思想：设计思想：设计一个设计一个n位计数器，由相应输出端位计数器，由相应输出端引出分频信号和序列信号。引出分频信号和序列信号。clk=1khz七七位位计计数数器

2、器q0，二分频，用作编码时钟，二分频，用作编码时钟q4，32分频，用作消抖时钟（约分频，用作消抖时钟（约32hz）q6和和q5构成构成32分频信号序列，用作行编码分频信号序列，用作行编码/矩阵键盘矩阵键盘信号发生器信号发生器verilog hdlmodule xinhao (clk_1k, reset, clk_out0, clk_out4, clk_out65); input clk_1k, reset ; output clk_out0, clk_out4 ; output 2:1 clk_out65 ; reg 6:0 counter ; / 内部计数器内部计数器 always (pos

3、edge clk_1k or negedge reset) if (!reset) counter=0 ; / 异步清零异步清零 else counter=counter+1 ; / 计数器加计数器加1 assign clk_out0=counter0 ; / 引出引出2分频，用于编码时钟分频，用于编码时钟 assign clk_out4=counter4 ; / 引出引出32分频，用于消抖时钟分频，用于消抖时钟 assign clk_out65=counter6:5 ; / 引出引出32分频序列信号，用于行编码分频序列信号，用于行编码endmodule行行扫扫译译码码h_codekey_sc

4、an0key_scan1key_scan2key_scan3/行扫译码行扫译码module h_decode (h_code, key_scan); input 2:1 h_code ; output 3:0 key_scan ; always ( h_code ) case ( h_code ) 2b00 : key_scan=4b1110 ; 2b01 : key_scan=4b1101 ; 2b10 : key_scan=4b1011 ; 2b11 : key_scan=4b0111 ; endcaseendmodulef1f298765432103列列4行矩阵键盘行矩阵键盘消抖电路的设

5、计与仿真消抖电路的设计与仿真两个与非门构成rs锁存器低有效，q0q1=11，rs锁存器输出稳定同步输出key_out=q0q1消抖时钟如何建立该电路的如何建立该电路的verilog hdl模型？模型？d0 = (key_in & w1)w1d0w1 = (d0 & (q0)key_out = q0 & (q1)异步置1同步时序电路不完善！可调整时钟不完善！可调整时钟频率，改进。频率，改进。按按键键编编码码数字键有效标志数字键有效标志 fn数字键编码数字键编码 n4:1功能键有效标志功能键有效标志 ff功能键编码功能键编码 f4:1消抖后按键输入消抖后按键输入xkey_in2:0行编码行编码 h

6、_code2:1编码时钟编码时钟 clk_codeh_code00011011xkey_in011101110011 101110011101110011101 110有效按键有效按键123456789f10f2f1f29876543210/ 按键编码按键编码module key_code (clk_code, xkey_in, h_code, fn, n, ff, f ) ; input clk_code ; input 2:0 xkey_in ; input 2:1 h_code ; output 4:1 n, f ; output fn, ff ; reg 5:1 temp ; / 用于

7、行、列拼接用于行、列拼接 reg 4:1 n, f ; always ( posedge clk_code) begin temp= h_code, xkey_in ;下接下接case ( temp ) 5b00_011 : n=4b0001 ; / 对键对键“1”编码编码 5b00_101 : n=4b0010 ; / 对键对键“2”编码编码 5b00_110 : n=4b0011 ; / 对键对键“3”编码编码 5b01_011 : n=4b0100 ; / 对键对键“4”编码编码 5b01_101 : n=4b0101 ; / 对键对键“5”编码编码 5b01_110 : n=4b011

8、0 ; / 对键对键“6”编码编码 5b10_011 : n=4b0111 ; / 对键对键“7”编码编码 5b10_101 : n=4b1000 ; / 对键对键“8”编码编码 5b10_110 : n=4b1001 ; / 对键对键“9”编码编码 5b11_101 : n=4b0000 ; / 对键对键“0”编码编码 default : n=4b1111 ; / 无数字键按下无数字键按下endcase接上接上下接下接接上接上 case ( temp ) 5b11_011 : f=4b0001 ; / 对键对键“f1”编码编码 5b11_110 : f=4b0010 ; / 对键对键“f2”

9、编码编码 default : f=4b1000 ; / 无功能键按下无功能键按下 endcase end/ 产生数字键和功能键有效标志产生数字键和功能键有效标志 assign fn=(&n) ; / n不为全不为全1，则有数字键按下，则有数字键按下 assign ff= f1 | f2 ; / f1或或f2键按下，则键按下，则ff=1endmodule按键编码按键编码ok整体电路连接整体电路连接方法方法1：生成各自的逻辑符号，在：生成各自的逻辑符号，在eda平台的图形输入方式下完成。平台的图形输入方式下完成。方法方法2：verilog hdl模块级建模模块级建模/ 顶层模块顶层模块module

10、 key_top (clk_1k, reset, key_in, key_scan, n, fn, f, ff) ; input clk_1k, reset ; input 2:0 key_in ; output 3:0 key_scan ; output 4:1 n, f ; output fn, ff ; wire 2:1 h_code ; / 行编码连线行编码连线 wire clk_code ; / 编码时钟连线编码时钟连线 wire clk_xd ; / 消抖时钟连线消抖时钟连线 wire 2:0 xkey_code ; / 消抖后按键输入连线消抖后按键输入连线/ 例化信号发生器（工作

11、时钟，复位，编码时钟，消抖时钟，行编码）例化信号发生器（工作时钟，复位，编码时钟，消抖时钟，行编码） xinhao u1 (clk_1k, reset, clk_code, clk_xd, h_code) ;/ 例化行扫译码（行编码，译码输出）例化行扫译码（行编码，译码输出） h_decode u2 (h_code, key_scan) ;/ 例化消抖（复位，消抖时钟，按键输入，消抖输出）例化消抖（复位，消抖时钟，按键输入，消抖输出） key_xiaodou u3 (reset, clk_xd, key_in0, xkey_code0); key_xiaodou u4 (reset, clk_xd, key_in1, xkey_code1); key_xiaodou u5 (reset, clk_xd, key_in2, xkey_