《EDA技术及应用》实验指导书

1、 E D A 技 术 及 应 用 实验指导书刘晓佩 编西安科技大学通信学院2007目 录第一章 SE-5M型EDA实验开发系统简介11.1 系统主要特性11.2 主 板21.3 下载板11第二章 Quartus II 操作202.1 Quartus II概述202.2 Quartus II使用流程222.2.1 设计输入222.2.2 设计处理252.2.3 引脚分配302.2.4 启动编译器332.2.5 仿真验证34第三章 VHDL语言与数字电路设计实验451 实验一 基本门电路设计452 实验二 编、译码器设计453 实验三 加法器设计474 实验四 基本触发器设计495 实验五 可逆计

2、数器506 实验六 可控脉冲发生器517 实验七 序列检测器设计528 实验八 交通灯控制器529 实验九 四人抢答器5610 实验十 数字密码锁60第一章 SE-5M型EDA实验开发系统简介SE-5M型EDA实验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备。适用于大学本科、研究生的EDA教学、课程设计和毕业设计，也适用于大专院校、科研院所项目开发之用。1.1 系统主要特性 无连线操作：该系统由于采用了独特的专利设计技术，使实验用可编程PLD器件的I/O接口与输入输出器件（开关、按键、数码管、发光二极管、信号源）全部采用固定连接。在PLD器件有限的I/O口资源条件下，最大限度的连

3、接上尽可能多的输入输出器件，使得SE-5型实验开发系统能满足从简单的数字电路实验到复杂的数字系统设计实验，并能一直延伸到综合电子设计等创新性实验课题。实验方法上彻底摒弃了传统实验中需要连接大量导线而带来的诸多不便，使学生的实验从传统的硬件连接搭试方式转到了软件设计、仿真调试电路系统的实验方式，使传统硬件设计方式用EDA技术实现。与有连线操作的实验模式相比，可节省宝贵的实验时间，提高实验效率，并能减少实验故障率。该系统设有完善的保护电路，工作稳定可靠。 增加了单片机系统：为了使SE-5型EDA开发系统功能更加完善，在此基础上研制开发了SE-5M型EDA实验开发系统，它包容了SE-5型EDA开发系

4、统的绝大部分，并增加了以AT89C51为特征的单片机系统，构成了以CPLD+MPU双系统为主要特征的复合型综合电子实验平台，除了作为一般的数字电路、数字电路系统设计外，特别是用于开设综合电子课程设计。配有RAM62256、44矩形小键盘、液晶显示接口等功能模块器件和接口。这些器件即可以与单片机相连，也可以与MPU相连，所构成的CPLD+MPU综合系统完全是由用户根据题意所设定。最典型的组合模式有7种，极为灵活方便，系统总体资源分布如图1-1所示。图1-1 系统总体资源分布 扩展灵活：一组44导线插孔与CPLD系统中16个I/O口相连，可方便的把用户设计并在面包板上搭试的电路与SE-5M中的CP

5、LD和MPU相连接，从而提高了SE-5M的灵活性，为高年级学生做创新型实验课题、综合电子设计、毕业设计、电子设计竞赛的训练以及教师的科研工作提供了实验环境。 丰富的下载板：为适应世界多家PLD公司器件的应用，该系统采用独特的“主板+下载板”双板式结构，通过更换不同型号下载板，可与Lattice、Altera、Xilinx等著名PLD公司的产品相适配，适应了各校不同教学要求的需要。1.2 主 板SE-5M型EDA实验开发系统主板主要技术指标： 主板可与多种下载板相适配； 4段LED显示器：动态显示8位（M1-M8），静态显示4位(M1-M4)； 发光二极管输出：32位；输入位数（开关）：16位；

6、输入位数（按键）：16位； 时钟信号：（1）单步信号，专用于调试；（2）由晶振荡器产生并通过分频获得1Hz-4.19MHz等12个标准方波信号；并分成两组时钟信号CP1、CP2； 配有RS232接口；配有VGA接口；两个YJ1、YJ2液晶显示接口 16个I/O口转接扩展插座；配有串行A/D转换器TLC549；并行D/A转换器TLC7528；配有存贮器62256；配有一片单片机系统（AT89C51） 一片管理芯片EPM71281. 电源SE-5M型EDA实验开发系统使用专用开关电源，开关设于主板的左下侧，电源打开上方有指示灯。2. 开关、按键及指示灯K1K16、S1S16、LK1LK163主板下

7、方有16个按键S1S16；16个开关K1K16；16个发光二极管LK1LK16。每一个纵列的一组开关、按键、发光二极管与下载板上CPLD/FPGA的一个I/O口对应相连，而下载板上只标出了对应开关的信号名Ki。当与I/O口相对应的开关Ki作为输入使用时，开关拨向上，开关上方的发光二极管亮，表示开关向该I/O口输入一个逻辑量为“1”的高电平，拨向下时，表示“0”。当需要用按键向I/O口输入一个短脉冲量时，首先需将开关拨向下方，按下键Si后，发光二极管Lki亮，表示该按键Si向对应I/O口输入了一个正脉冲。K1-K12即可作输入，也可作输出，而K13-K16只是作为按键输入用。3. 发光二极管L1

8、L16在下载板的上方有16个发光二极管L1L16，它们分别与下载板上的标识符为L1L16的I/O口相连，其中红、黄、绿灯可用于交通灯实验。4. 静态显示数码管M1M4主板的正上方配有8只数码管其中M1M4为静态显示，即每只数码管通过管理芯片EPM7128内部的译码器间接与下载板四个I/O口相连。这四个IO口输出BCD码。第五节各种下载板与主板主要器件连接关系表中信号名M4D为PLD输出BCD码高位，M4A为BCD码低位。其它信号类推。5. 动态显示数码管M1M8为增加数码管显示位数使用了动态扫描电路方式，将静态显示中的数码管M3、M4对应的8个I/O口用于动态显示数码管的8个段，a、b、c、d

9、、e、f、g、dp（小数点），将静态显示的数码管M1、M2对应的8个I/O口用于连接动态显示数码管的共阴端作位控扫描，如图1-2所示。选择动态扫描方式工作时，将拨码开关CZ1中ST处拨到SW即可。图1-2 动态扫描显示数码管连接图6. 时钟信号CP1、CP2主板上配有非常丰富的时钟信号，为实验提供了极大的方便。在主板的右侧共有两组“时钟信号”。CP1：第一组信号源为CP1，与下载板的CP1相连通，频率有从低频到高频的全部12个信号源。（2） CP2：第二组信号源为CP2与下载板的CP2相连通，频率有从1Hz4.19MHz。（3） 单步信号：位于主板右下侧的按键为“单步”信号键，每按一次，将产生

10、一个与按下时间等宽的单次脉冲。“单步”信号已经过消抖处理，单步按键上方的指示灯指示按下情况。CP1和CP2中的“STEP”均与该“单步”信号相连接。（4） 时钟信号如图所示。1-3时 钟 信 号7. 扬声器主板配有扬声器电路：扬声器位于主板右上方，下载板中的SP信号端与扬声器电路输入端相连，向扬声器输出一个100Hz8KHz的方波，扬声器根据不同频率发出音响，扬声器额定输出功率为50mW。8. A/D转换器TLC549主板配有串行A/D模数转换器TLC549，可完成数据采集，数字电压表等实验课题。TLC549为学习串行A/D模数转换器提供了实践环境。当使用TLC549时，需将拨码开关CZ1的A

11、/D置ON，模拟输入信号可通过J1端口送入TLC549的信号输入端，也可通过电位器W1获得模拟量信号。(1) TLC549的特点8位分辨率A/D转换器串行接口差分基准输入电压转换时间：17mS Max最大转换速率：40000Hz片内软件可控采样保持总不可调整误差：0.5LSB Max4MHz典型内部系统时钟宽电源范围：3V至6V低功耗：15mW Max(2) 串行A/D转换器 TLC549电路图1-4 下载板TCL549与F10K10M电路连接示意图(3) TLC549引脚信号说明及与主板、下载板连接关系 表3-1 TLC549引脚信号与主板、下载板连接关系表编号引脚名称I/O说 明实验目标芯

12、片接口信号定义1Ref+I正基准电压接+2.5V基准电压2Analog INI模拟信号输入接板上模拟信号或J43Ref-I负基准电压接主板系统地线4GNDI地接主板系统地线5CSI芯片选择接地6Data OUTO串行移位数据接CPLD/FPGA下载板（K8）7I/O ClockI吕行移位时钟接CPLD/FPGA下载板（H4）8VccI电源接主板电源9.D/A变换器主板上配有D/A数模转换器TLC7528。可完成FSK、DDS、波形产生器等实验课题。TLC7528为学习新型并行D/A数模转换器提供了良好的实践环境，该芯片特点是工作频率较高。下载板与TCL7528的连接关系如图5。TLC7528有

13、两路DA转换器，通过运放OP07转换后，模拟信号分别从J2输出。其中有两个排针座KZ2，可以通过此口与扩展板上的可编程模拟器件相连，进行模拟信号的处理。(1) TLC7528特点及主要技术指标A、8位分辨率D/AB、并行接口C、易于与微处理器及PLD器件接口 D、片内数据锁存E、线性度误差1/2 LSBF、VDD=5V时，建立时间100mS VDD=5V时，传输延迟时间80mS(2) TLC7528电路图1-5 下载板F10K10M与TLC7528与下载板连接关系图10. RS-232串行接口主板上有一个RS-232串行接口电路，MAX202E，在主板左上方有一RS232转换部分。该电路把下载

14、板上的CPLD/FPGA的CMOS电平转换成RS-232电平，并且通过主板上RS232插座与其它设备通讯接口相连。下载板与RS-232接口的连接如图1-6。图1-6 下载板与RS-232电路连接示意图说明：使用RS-232串行接口时，不能使用L1-L16.CZ1处L1-L16置OFF。主板上RS232通信由以下几种方式：当单片机与CPLD内部串行通信时，插上CZ2处的短路帽，同时拔掉CZ2短路帽；当89C51和CPLD分别与外设进行串行通信时，拔掉CZ2处短路帽，插上CZ2的短路帽。此时拨段开关拨上，单片机有效；拨下，CPLD有效。11. VGA接口主板上配有VGA接口，可用于做彩条信号发生器

15、、方格信号发生器以及图像显示的高难度实验，VGA与下载板的连接关系如图1-7。VGA接口的1、2、3号引脚分别为红、绿、黄三色信号端。13、14号引脚为场扫和行扫信号端。当使用VGA接口时，CZ1处K1-K8置OFF。图1-7 下载板F10K10与VGA接口连接关系图12. 单片机（89C51）与和CPLD接口当CPLD和小键盘相连时，H1-H4用于发出行扫描信号，V1-V4为接收列扫描信号，即H1-H4作为输出引脚，V1-V4作为输入引脚；和89C51通信时，P10-P13对CPLD而言是输入信号，P14-P17是输出信号。89C51与CPLD的物理连接如图1-8所示：图1-8 89C51与

16、CPLD/FPDA的通信线连接关系13. RAM(62256)与CPLD/FPGA的连接RAM62256与CPLD/FPGA连接，当CZ1处RAM置ON时，其连接关系如图1-9所示，同时CZ1处K1-K8应置OFF。RAM的使用可参考相关模式。图1-9 RAM62256与CPLD/FPGA连接关系14.键盘模式SE-5M中配有一个44矩阵键盘，其连接关系如图1-10所示。由图1-10可以看出，键盘阵列是与89C51和管理芯片（F7128）直接相连，而通过管理芯片键盘阵列实现了与CPLD间接相连，它是通过KEY来实现的。当CZ1的KEY置ON时 ，CPLD可与89C51的P1口相连或者键盘阵列相

17、连，当CZ1的KEY置OFF时,89C51的P1口及键盘阵列与CPLD断开。当CPLD和小键盘相连时，H1-H4用于发出行扫描信号，V1-V4为接收列扫描信号，即H1-H4作为输出引脚，V1-V4作为输入引脚。具体的使用，请参考相应的模式说明。其管脚对应关系表如下：KEYCPLDRAM键盘阵列89C51 (P1口)管理芯片图1-10 44矩阵键盘连接关系表3-2 键盘新哈与89C51及CPLD管脚对应关系表键盘信号V1V2V3V4H1H2H3H489C51P10(1)P11(2)P12(3)P13(4)P14(5)P15(6)P16(7)P17(8)CPLD(F10K10)7170696766

18、65646215. 液晶显示扩展口YJ在主板左上边有一液晶口排针YJ，由89C51控制来实现液晶显示功能。可把字符型液晶显示器直接插在此排针上使用，也可通过转接线连接在SE-5M扩展板上使用。液晶与89C51的电路连接关系如图1-11所示。 P3.4 P3.3 P3.2 8031 p1.0 p1.7E VDDR/W VEERS VSSDB0DB7 +5V10K-20K GNDLCD MODULE图1-11 液晶与89C51的电路连接关系16. J1、J2、J3、J4J1 连接TLC549（A/D）的信号输入端IN(2),可通过此端口向模数转换芯片输入模拟量。J2连接7528(数模转换器件)的输

19、出口，可通过此端口连接示波器，观察数模转换的结果。J3、J4分别连接CPLD/FPGA的K8和H4口，J3、J4可与双综示波器相连，观察CPLD/FPGA中的任意两点信号，也可作数字信号输入端口。 17. 管理芯片（F7128）为增加该实验开发系统功能，该设备增加了一片管理芯片F7128，它代替了实验板上的部分硬件电路，并控制部分通信口的通信和功能转换，所以在使用该设备时，严禁将该芯片拔下或改动芯片内部的程序，防止使整个实验系统无法正常工作18. 扩展部分 在主板左边有一扩展部分，可以看到一种是单排针座，此扩展口都标有CPLD的管脚信号名，可以把此信号连到本公司的SE-5M扩展板；两个台阶插座

20、VCC、GND和时钟信号部分处的CP1、CP2是专用与简易数字逻辑扩展板的信号。DC3-26T芯T型座扩展口是CPLD的外扩口。其管脚定义如下：DC3-26T封装123451-VCC 26- GND 3-M4A 4-M4B 5-M4C 6-M4D 7-M3B 8-M3D 9-M2A 10-M2B 11-M2C 12-M2D 13-K13 14-K9 15-K5 16-K1 17-K11 18-K10 19-K2 20-K6 21-K7 22-K4 23-K12 24-K8 25-K3 DC3-26T与CPLD的对应关系67891011121314151617181920212223242526

21、19. CZ1的作用及模式的使用。在主板右上部有一个功能切换部分，CZ1为拨码开关，主板把相关的输入输出器件分成若干组。是否与下载板的对应I/O口相连靠连接CZ1的拨码而定。由于下载板上的CPLD/FPGA的I/O口大部分是分时复用，为避免相互干扰，靠CZ1拨码切换。现将CZ1控制功能列表如下：表3-3 CZ1控制功能列表编号名 称作 用1ST/SW置ON为静态（M1-M4），OFF为动态(M1-M8)2K1-K8置ON/OFF K1-K8有效/无效3K9-K16置ON/OFF K9-K16有效/无效4L1-L16置ON/OFF L1-L16有效/无效5A/D置ON/OFF CPLD引脚信号与

22、A/D相连/断开6CPU置ON/OFF AT89C51有效/无效7RAM置ON/OFF 62256有效/无效8KEY置ON/OFF CPLD可与89C51的P1口或键盘阵列连接/断开注：1）在各种模式中，数码管可以配置成动态或者静态，所以在模式设定中主要介绍静态功能健设置说明；2）A/D的使用占用了K8、H4和L1资源，由于置占用了三个口，用户可以很清楚的看出在各模式中是否可用，因此模式说明中不再提及A/D资源的使用；3）峰鸣器在在各模式中均可使用，所以在以下模式中均不再提及。1.3 下载板1.下载板简介下载板是实验系统的核心，板上配有一片实验用CPLD或FPGA可编程器件，实验中下载板要插在

23、系统主板上，形成一个完整的实验系统。下载板配有5V电源输入插口、晶体振荡器和单步时钟电路，下载板上设有下载电路，与微机并口相连，可下载设计程序。下载板的这些功能使得下载板即可与主板相配形成一个实验系统，也能作为一个科研开发工具独立使用。下载板设有保护电路，确保用户在误操作时不会烧毁PLD芯片。下载板可插在SE-5实验系统的中央，通过一根26芯并行电缆与微机25芯并口相连，由开发系统将设计文件编程（俗称下载）到下载板的CPLD/FPGA芯片之中。为适应不同PCD厂商及不同型号CPLD/FPGA芯片，设计了各种不同的下载板。SE-5M型EDA实验开发系统现已设计出配套的六种CPLD/FPGA下载板

24、，主要技术参数如下： （1）F1032M下载板板上配有Lattice公司CPLD芯片ispLSI1032E-70LJ84。ispLSI1032资源：密度6000门；封装PLCC84；速度70MHz；I/O口：64个。EDA开发软件：Synario 3.0、5.0，ispEXPERT 7.01。（2）F10K10M下载板板上配有Altera公司FPGA芯片：EPF10K10LC84-4资源：10000门，延时4ns，I/O：52个EDA开发软件：MUXPLUS29.23（3）F10K10RM下载板板上配有ALTERA公司芯片EPF10K10,同时还配有反胡可擦写芯片EPC2.EDA开发软件：MU

25、XPLUX2 9.23 （4）FXCS10M下载板板上配有XILINX公司的FPGA芯片：XCS10P84-3资源：10000门，延时3ns,I/O56个开发软件：foundation2.1（5）F7128M下载板配有ALTERA公司CPLD结构芯片：EPM7128SLC84;延时4ns;I/O口：68个开发软件：MUXPLUS2 9.23 （6）F95108M下载板配有XILINX公司CPLD结构芯片XC95108PC84; EDA开发工具：FOUNDATION2.1 2. 下载板结构及其使用（1）下载板中央放置一块可插拔的PLCC84封装的CPLD/FPGA芯片。（2）下载板右侧有一个ID

26、C26封装的插座（称编程通讯口），通过一根26芯排线（也称下载电缆）将该插座与微机并口（打印机插口）相连，即完成微机与CPLD/FPGA通讯连接。（3）下载板上下两侧分别有双排焊点（正面）和双排插针（反面）。焊点旁边的数字即为与CPLD/FPGA芯片相连管脚号，管脚号边的括号内的符号名为主板上主要信号名。（4）下载板背面装有一排电阻，该电阻连结与双排焊点与CPLD/FPGA芯片I/O口之间起限流保护作用，以防止实验时误操作将CPLD/FPGA芯片的I/O口误接VCC或接GND，或两个I/O口互连造成的短路现象。确保在误操作时不损坏CPLD/FPGA芯片。（5）上下两排焊点的最左边焊点为VCC，

27、最右边焊点为GND，分别与CPLD/FPGA芯片的VCC和GND相连，插在主板上可从主板获得+5V电源。（6）下载板与主板配合使用时，可形成一个完整的实验系统。（7）下载板也可以作为一个开发工具独立使用。下载板左上角设有5V直流电源插座，设有一路单步STEP信号（按下一次“STEP”按键，其上方指示灯亮，表明输出一个单次脉冲，该脉冲已经过消抖处理）CP1和一路10MHz晶振时钟信号CP2，通过插接JP1插座上的短路帽与CPLD/FPGA的时钟输入端相连，使下载板上的CPLD/FPGA获得时钟信号（注意：与主板配合使用时，JP1上不能插短路帽），下载板的这一功能，使其广泛用于科研开发、毕业设计、

28、课程设计以及全国大学生电子设计竞赛之中。3.F10K10MR下载板使用方法我们知道EPF10K10芯片是FPGA结构，当掉电后程序丢失。为了保存已下载的程序。我们在下载板上增加加了一块EPC2LC20。此时我们采用JTEG下载方式。方法如下： 第一 使要下载的文件置为顶层文件，然后点击主菜单Assignmentsdevice.出现如下画面.图 1-13首先选择目标芯片。在Device Family处选择FLEX10K 系列，在Show in“Available Device”List栏中选择EPF10K10LC84-4；然后点击Programmer 出现如图1-14所示画面,在窗口的左边点击A

29、dd Device按钮，中选择EPC2LC20，单击OK；回到编程画面，单击OK。图 1-14 编程界面第二 执行一次”compiler”(编译)命令,产生新的 *.pof文件。第三 在图1-14所示窗口，点击Add File按钮，先选择EPC2所对应的*.Pof文件，再选择EPF10K10对应的*.sof文件，选择一项后，点击打开，将上述文件添加至1-14所示窗口中，如图1-15所示。图1-15 编程界面第四 点击如图1-15所示界面左边的Start按钮，分别对EPC2和EPF10K10器件进行编程（Programming）、配置（configure）。此时，我们已将该文件配置到两个目标芯片

30、中，当掉电后，程序会保存在EPC2器件中，上电时，EPF10K10把程序从EPC2中读入，从而达到FPGA结构芯片中程序的掉电保持功能。 4. 下载板与主板主要器件连接关系表器件名称信号名兼容器件名兼容信号名下载板F10K10M1K30/50/100F1032MFXCS10MXC95108MF7128M电源正极VCCVCCVCCVCCVCCVCCVCC输出发光管L16/RS232/RS232RAMD4/TX2520518262628输出发光管L15D52420317252527输出发光管L14WR/RX2320216242425输出发光管L13D72220015232324输出发光管L12D6

31、2119914202022输出发光管L1189C51WR1919813191921输出发光管L10RD1819712181820输出发光管L9ALE1719611171718数码管M4M4DM1-M8动态A1619510161217M4CB111939153216M4BC101928141415M4AD91917101112数码管M3M3DE819069 2111M3CF7189581510M3BG61874779M3ADp51793668数码管M2M2D MS8317783556M2C MS78317682445M2BMS68117581334M2AMS58017480848481主要器件名

32、称信号名兼容器件名兼容信号名下载板F10K10M1K30/50/100F1032MFXCS10MXC95108MF7128M数码管M1M1DM1-M8动态MS47917379838380M1CMS37817278828279M1BMS27317077818177M1AMS17216976808076小键盘V189C51/RAM/549P10 / A87116875797975V2P11 / A97016774777774V3P12 / A106916373577573V4P13 / A116716072707670H1P14 / A126615071697469H2P15 / A1365149

33、70687168H3P16 / A146414869677067H4P17/ CLK6214768666965发光管L889C51/549P076114460656864发光管L7P066014359626763发光管L6P055914258616661发光管L5P045814157606560发光管L4P035413656596358发光管L3P025313555585257发光管L2P01529254565855发光管L1P00/CS519053515654主要器件名称信号名兼容器件名兼容信号名下载板F10K10M1K30/50/100032MFXCS10MXC95108MF7128M电源

34、VCC92256RAMVCCVCCVCCVCCVCCVCC扬声器SP276333273529开关K1RAM/VGAA0/ RED286434283630开关K2A/GREEN296535293731开关K3A2/BLUE306736364133开关K4A3/ H-SYNC356837374434开关K5A4/V-SYNC366938384335开关K6A/DA5 377039394636开关K7A6 387140404537开关K8A7/ DATA397341444840开关K9D0477445454741开关K10D1487546465044开关K11D2498347475145开关K12R

35、AMD3508548485248开关K1344(I)8649495349开关K1484(I)8750505550开关K152(I)8851785451开关K1642(I)8952135752时钟信号CP211832013983CP143796635102GNDGNDGNDGNDGND注：1) J3 管脚锁定 39; J4 管脚锁定 622）当CPLD和小键盘相连时，H1-H4用于发出扫描行扫描信号，V1-V4为接收列扫描信号，即H1-H4作为输出引脚，V1-V4作为输入引脚。和89C51通信时，P10-P13对CPLD而言是输入信号，P14-P17是输出信号。3)EPF10K10中的引脚44、

36、84、2、42只能作输入口用。 图1-12 下载板结构第二章 Quartus II 操作2.1 Quartus II概述 QuartusII为Altera公司的开发软件，该软件支持Altera公司的各种可编程器件，并且为第三方EDA工具提供无缝连接，具有更强的设计能力和更快的编译速度。无论是使用个人电脑、UNIX或Linux工作站，Quartus II都提供了方便的实体设计、快速编译处理以及编程功能。本章主要介绍Quartus II 5.0的使用方法。1 系统要求：操作系统：Windows NT 4.0或Windows 2000/XP;内存要求：256MB以上硬盘空间要求：，800MB以上；2

37、 软件安装 插入Quartus II 5.0光盘，运行安装程序setup.exe，出现如图2-1所示界面。图2-1 QuartusII 5.0 安装界面 选择install Quartus II and Related software, 按照屏幕上的提示操作即可。 运行开始菜单程序下的Altera下的Quartus II 5.0。 为了保证Quartus II 5.0 能够正常使用，还必须设置License.dat文件，否则仿真和下载功能将被禁用。设置License.dat文件的过程如下： （1）打开Quartus软件，Tools-License Setup目录下指定License File

38、路径。实际上第一次打开Quartus软件会提示你指定License File路径。如图2-2所示。图2-2 License文件路径设置界面（2）我们选择第三项，出现下面如图2-3所示窗口： 图2-3 License文件设置窗口在右上方输入正确的License File路径即可。24 完成以上工作后，关闭Quartus II 软件，重新启动计算机。 下载线硬件驱动安装（Windows 2000及XP下需要安装）。驱动程序在安装目录下的Drivers目录中，安装步骤如下： 打开控制面板,开始-设置-控制面板-“添加/删除硬件”图标，启动添加/删除硬件向导，然后按下一步继续。 在“选择一个硬件任务”

39、面板上，选择“添加/排除设备故障”，然后按下一步继续。WIN2000将会在新的硬件检测窗口里搜索新的即插即用设备。 在“选择一个硬件设备”面板上，选择“添加新设备”。按下一步继续。 在“查找新硬件”面板上，选择“否，我想从列表选择硬件”。按下一步继续。 在 “硬件类型”面板上，选择” 声音、视频和游戏控制器“。按下一步继续。 (6) 在 ”选择一个设备驱动程序“窗口，点击”从磁盘安装“按钮。 指定win2000.inf文件的完整路径（例如安装目录driverswin2000）。按下一步继续。 在“没有找到数字签名”窗口，点击“是”按钮。 在“选择一个设备驱动程序”窗口，如果您使用Bytebla

40、ster MV或Altera ByteBlasterII，请安装相应驱动。 在“开始硬件安装”窗口，点击下一步继续。 在“没有找到数字签名”窗口，点击“是”按钮，继续安装。 在“完成添加/删除硬件向导”窗口，点击“完成”按钮 在弹出的系统对话选择是否重新启动计算机。驱动程序要在重新启动后才能使用。 重新启动后，即可在quartus II 里进行program了。 2.2 Quartus II使用流程 使用Quartus II软件进行可编程期间的设计过程序要经过设计输入、设计处理、波形仿真和器件编程等流程。如果在设计的任何步骤出现错误，都需要进行修改，并重新设计。2.2.1 设计输入Quartu

41、s II 编辑器的工作对象是项目，用来管理该项目涉及的所有文件。在一个项目下，可以由多个设计文件，这些设计文件的格式可以是原理图文件、文本文件（如AHDL、VHDL、Verilog HDL等文件）、符号文件、底层输入文件以及第三方EDA工具提供的多种文件格式，如EDIF、HDL、VQM等。1建立设计项目（1） 在管理窗口中选择选择菜单File/New Project Wizard，出现新建项目向导对话框，如图2-4所示。在对话框中输入 项目目录、项目名称、顶层实体文件名。顶层实体文件名可以与项目名称不一致。（2） 点击NEXT按钮，出现New Project Wizard第二页。在这里添加或删

42、除与该项目有关的所有文件，包括第三方EDA工具输入文件。点击按钮“”可浏览文件选项。（3）依次点击NEXT 按钮，在第4页选择目标器件及器件的封装形式、引脚数目及速度级别。 图2-4 New Project Wizard对话框(4)最后一页是前面内容的总览。点击Finish 按钮，项目出现在项目导航窗口，如图2-5所示。图2-5 建立项目窗口2. 输入文本文件 Quartus II 支持AHDL、VHDL及Verilog HDL等硬件描述语言。下面我们结合实例说明如何使用文本编辑器设计VHDL文本文件。（1）新建文本文件 在Quartus II管理器界面中选择菜单File/New,或单击新建文

43、件图标，出现New对话框，如图2-6所示。在对话框中选择VHDL File，点击OK按钮，打开文本编辑器。图2-6 新建文本文件对话框 选择菜单File/Save或单击保存文件图标，保存文件，选中对话框下端的可选项，如图2-7所示，文件在保存的同时被添加到 项目ex中，作为顶层实体文件。图2-7 保存文本文件ex1.vhd（2）编辑文本文件 在Quartus II软件的文本编辑器中，可以对使用硬件描述语言编写文本文件进行编辑和逻辑综合。语言输入法设计文本文件时，可以在文本编辑器中根据硬件描述语言的语法规则，直接编辑文本文件，也可以使用Quartus II 软件提供的文本编辑模版和图表模块的文本

44、模版结构，如图2-8所示。图2-8 文本文件编辑窗口2.2.2 设计处理编辑完文本文件后就可以进行设计项目编译了。在Quartus II编译器的功能包括设计错误检查、逻辑综合、Altera适配器件以及产生下载编程的输出文件。编译器生成的编辑文件可以用Quartus II 编辑器或其他工业标准的编程器对器件进行编程和配置。1. 编译设置在管理器窗口中选择菜单Assignments/settings，进编译设置，如图2-9所示。图2-9 编译设置窗口(1) 指定目标器件对设计项目进行编译时，需要为设计项目指定一个器件系列，然后设计人员可以指定一个具体的目标器件型号，也可以让编译器在适配的过程中在指

45、定的器件系列内自动选择最合适的该项目的器件。指定目标器件的步骤如下： 在settings对话框的Category栏中选择Device，或直接选择Assignments/Device命令，则弹出settings对话框的Device页面，如图2-10所示。图2-10 Settings对话框的Device页面 在Family下拉列表框中选择目标器件系列，如Flex10K。 在Available devices下拉列表中指定一个目标，或选择Auto device selected by the Fitter from the “Available device” list，由编译器自动选择目标器件。

46、在Show in “Available device”list 选项中设置目标器件的选择条件，这样可以缩短器件的选择范围，选项包括封装、引脚数目击器件速度等级。（2）编译过程设置编译过程设置包括编译速度、编译所有磁盘空间及其它选项。通过下面的步骤可以设置编译过程选项： 在Settings对话框的Category栏中选择Compilation Process Settings，则显示Compilation process settings 页面。如图2-11所示。图2-11 Settings对话框的Compilation Process Settings页面 为了使编译的速度加快，可以选中Usi

47、ng Smart Compilation复选框。 为了节省编译所占用的磁盘空间，可以选中Preserve fewer node names to save disk space复选框。 其他选项可根据需要设置。（3）Analysis & Synthesis 设置Analysis & Synthesis选项可以优化设计的分析综合过程。 在Settings对话框的Category栏中选择Analysis & Synthesis Settings选项，则显示Analysis & Synthesis页面，如图2-12所示。 Optimization Technique逻辑选项用于指定在进行逻辑优化时编

48、译器应优化考虑的条件，其中：Speed表示编译器以设计实现的工作速度fMAX优先；Area表示编译器使设计占用尽可能少的器件资源；Balanced表示编译器折中考虑速度和资源占用情况。 在Analysis & Synthesis页面中，选择Category下的VHDL Input和Verilog HDL Input，可以选择Quartus II 5.0支持的VHDL和Verilog HDL的版本，也可以指定Quartus II 5.0的库映射文件（.lmf）。 如果在综合过程中使用了网表文件，如EDIF输入文件（.edf）、第三方EDA综合工具生成的Verilog Quartus 映射（.vq

49、m）文件，或Quartus II 5.0 软件产生的内部网表文件等，可以选择Category下的Synthesis Netlist Optimizations页面，从中设置Perform WYSIWYG Primitive Resynthesis 和Perform Gate-Level Register Retiming选项，用以进一步改善设计性能。图2-12 Settings对话框的Analysis & Synthesis页面（4）适配器设置适配器设置选项可以控制器件的适配情况及编译速度。 在Settings对话框的Category栏中选择Fitter Settings选项，则显示Fitte

50、r Settings页面，如图2-13所示。 该页面主要包括以下几项：一是Timming-driven compilation 设置选项，允许Quartus II 5.0软件根据用户指定的时序要求优化设计。二是Fitter effort设置，包括Standard Fit、Fast Fit和Auto Fit选项。不同的选项编译时间不同。这些选项的目的都是使Quartus II 5.0软件将设计尽量适配到约束的延时要求，但都不能保证适配结果一定满足要求。 Physical Synthesis Optimizations 技术将适配过程和综合过程紧密结合起来，打破了传统的综合和适配完全分离的编译过程。图2-13 Settings对话框的Fitter Settings页面2.2.3 引脚分配在前面选择好一个合适的目标器件，完成设计的分析综合过程，得到工程的数据库文件以后，需要对设计中的输入、输出引脚指定具体的器件引脚号码，指定引脚号码称为引脚分配或引脚锁定。在Quartus II 5.0中图形用户界面下的引脚分配有如下两种方法。1 在分配编辑器中完成引脚分配在分配编辑器中完成引脚分配的操作步骤如下： 选择Assignments/Assignment