VerilogHDL二位BCD码加法器

1、一 系统模块实现方案主模块 实现 /*主模块*/module bcd(a0,a1,b0,b1,displaya0，displaya1，displayb0，displayb1，displays0，displays1，displays2); /主模块端口input 3:0a0; /考虑到a0、b0、a1、b1的值可能超过十进制数8，顾定义长度为4位； input 3:0a1; input 3:0b0; input 3:0b1; output 6:0displayb0；output 6:0displayb1；output 6:0displaya0；output 6:0displaya1；output

2、 6:0displays0；output 6:0displays1；output 6:0displays2；reg 3:0s0; reg 3:0s1; reg 3:0s2; reg 4:0c0; reg 4:0c1; reg 4:0t0; /低位和值可能超过16，所以定义t0、t1长度为5； reg 4:0t1; reg 4:0z0; reg 4:0z1; always /不停重复；begin t0=a0+b0; /低位相加和值赋t0； if(t09) begin z0=10; /如果低位相加有进位，则赋值z0=10； c0=1; /如果t09,则有进位，此时c0=1；end else beg

3、in z0=0; c0=0; end begin t1=a1+b1+c0; /高位为a1加b1再加进位c0，赋值给t1； if(t19) begin z1=10; c1=1; end else begin z1=0; c1=0; end end begin s0=t0-z0; /和值s0到s1赋值； s1=t1-z1; s2=c1; end end display in0(displaya0,a0);display in1(displaya1,a1);display in2(displayb0,b0);display in3(displayb1,b1); display out0(displa

4、ys0,s0);display out1(displays1,s1);display out2(displays2,s2); endmodule说明由于实验所用开发板芯片应用ep2c35f672c6，不设置时序，always结构让程序处于不停执行状态。 译码显示模块实现/*七段数码管显示译码器*/module decode4_7(decodeout,indec);output6:0 decodeout;input3:0 indec;reg6:0 decodeout;always (indec)begincase(indec) /用case 语句进行译码4d0:decodeout=7b10000

5、00;4d1:decodeout=7b1111001;4d2:decodeout=7b0100100;4d3:decodeout=7b0110000;4d4:decodeout=7b0011001;4d5:decodeout=7b0010010;4d6:decodeout=7b0000010;4d7:decodeout=7b1111000;4d8:decodeout=7b0000000;4d9:decodeout=7b0010000;default: decodeout=7bz;endcaseendendmodule说明此处采用老师提供pdf里面的四输入七段数码管显示译码器模块，四个输入端口，

6、七个输出端口分别对应数码管的七段led灯，led灯由低电平控制。二 结果与讨论出现的问题以及解决过程a 一开始输出端口为s0，s1，s2，无法对应七段数码显示管，后来把它当成变量换成七位输出端口对应数码管成功。b 一些语法错误比如缺少end，缺少“；”号，以及输出对象被说明为wire类型。后来编译过程中排除了语法错误，把错误说明wire类型与reg类型更改修正。仿真的结果波形仿真开发板仿真结果三 实验总结 此次实验内容虽然说不是很困难，甚至应该说这是一个入门级的小实验，但是前前后后也是花了我很多脑细胞和时间，跑了很多次实验室，才搞定。通过此次实验，首先是对verilog hdl语言的设计思想有了深入理解，将这种自顶向下的设计理念运用于实践中，设计2位bcd码加法器，突出了verilog hdl作为硬件描述语言的良好可读性和可移植性，对上学期所学的而理论知识有了深刻的