(VHDL实验报告)模值12计数器、分频器的设计课件

1、电子科技大学成都学院学院标 准 实 验 报 告（实验）课程名称 数字电路EDA设计与应用 姓名 乱弹的枇杷 学号 1240830 专业 电气工程及其自动化 指导教师 一、 实验名称 模值12计数器，分频器设计二、 实验目的 1、了解二进制计数器的工作原理。 2、时钟在编程过程中的作用。 3、学习数控分频器的设计、分析和测试方法。 4、了解和掌握分频电路实现的方法。5、掌握EDA技术的层次化设计方法。 1. 图形设计方法二、实验目的3、 实验原理 （1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的 加法计数器的具体工作过程如下： 在时钟上升沿的情况下，检测使能端是否允许计

2、数，如果允许计数（定义 使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再 检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零， 继续进行检测和计数。其工作时序如下图 所示： （2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。4、 实验内容（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的 1HZ信号，用一位拨动开关

3、K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1LED4来表示计数的二进制结果。实验 LED亮表示对应的位为1，LED灭表示对应的位为0。通过输入不同的值模拟计数器的工作时序，观察计数的结果。实验箱中的拨动开关、与 FPGA 的接口电路，LED 灯与 FPGA 的接口电路以及拨动开关、LED 与 FPGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。 数字时钟信号模块的电路原理如下图 所示， 其时钟输出与 FPGA 的管脚连接表如下图所示：信号名称对应 FPGA 管脚名说明DIGITAL-CLK C13数字时钟信号送至 FPGA 的 C13按键开关模块的电路原理如下

4、图所示： 按键开关的输出与 FPGA 的管脚连接表如下图所示： 信号名称对应 FPGA 管脚名说明S1P25S1 信号输出至 FPGA 的 P25S2P26S2 信号输出至 FPGA 的 P26S3N25S3 信号输出至 FPGA 的 N25S4N26S4 信号输出至 FPGA 的 N26S5H6S5 信号输出至 FPGA 的 H6S6G6S6 信号输出至 FPGA 的 G6S7G5S7 信号输出至 FPGA 的 G5S8F6S8 信号输出至 FPGA 的 F6（2）“分频器设计”本实验要求完成的任务是在时钟信号的作用下，通过输入八位的拨动开关输入不同的数据，改变分频比，使输出端口输出不同频率

5、的时钟信号，过到数控分频的效果。在实验中时，数字时钟选择 1KHZ 作为输入的时钟信号(频率过高观 察不到 LED 的闪烁快慢),用八个拨动开关做为数据的输入，当八个拨动开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用户可以用示波器接信号输出模块观察频率的变化。也可以使输出端口接 LED 灯来观察频率的变化。在此实验中我们把输入接入 LED 灯模块。实验箱中的拨动开关、LED 与 FPGA 的接口电路，以及拨动开关、LED 与 FPGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。5、 实验步骤（一）模值12计数器的设计1、建立工程文件 1）运行QUARTUSII 软件。 2

6、）选择软件中的菜单 FileNew Project Wizard，新建一个工程。 3）点击NEXT进入工作目录，设定工程名和实体名。 4）点击NEXT，进入下一设定对话框，（本次实验选用Cyclone II系列芯片EP2C35F672C8），在对话框的左上方的 Family 下拉菜单中选取 CycloneII，在中间右边的Pin count下拉菜单中选取672，在 Speed grade 下拉菜单中选取 8，在左下方的 Available devices 框中选取 EP2C35F672C8。点击 NEXT 完成器件的选取，进入 EDA TOOL设定界面。 5）按默认选项，点击NEXT出现新建工

7、程以前所有的设定信息，再点击FINISH完成新建工程的建立。2、建立文本设计文件 1）选择File-New-Device Design Files-VHDL File，点击OK按钮，打开进入文本编辑器对话框。 2）在文本编辑器中输入对应VHDL程序代码，如下图所示： 3） 对文本文件进行编译。选择processing-compiler tool-start或直接点快捷栏上的三角形则会出现编译器窗口。需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综 合过程不必进行全编译界面。当完成上述窗口的设定后，点击 START 按钮进行设计文件的全编译。如果文件有错，在软件的下方则会提示错误

8、的原因和位置，以便于使用者进行修改直到设计文件无错。整个编译完成，软件会提示编译成功。3、管脚分配 1）点击 Assignments 菜单下面的 Assignment Editor，进入到引脚分配窗口。将弹出的窗口中的 All 改成 pin ，再点击 List，在 Nodes Found窗口会出现所有信号的名称，点击中间的按钮则Selected Nodes 窗口下方出现被选择的端口名称。双击 OK 按钮，完成设置。进入管脚分配窗口。2）编译仿真无误后，依照拨动开关、LED与 FPGA 的管脚连接表或参照附录进行管脚分配。下表是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效

9、。端口名使用模块信号对应 FPGA 管脚说明CLK数字信号源C13时钟为 1HZEN拨动开关 K1H8使能信号RET按键开关 S1P25复位信号CQ0LED 灯 LED1G13计数输出CQ1LED 灯 LED2G15CQ2LED 灯 LED3G14CQ3LED 灯 LED4H12COUTLED 灯 LED8H10COUT为进位信号实际分配图如下图所示： 3）分配完管脚后，再次进行一次全编译，使分配的管脚有效。4、对设计文件进行仿真 1）选择File-New，在弹出的对话框中选择Vector Waveform File，点击OK按钮，打开进入一个空的波形编辑器窗口。 2）设置仿真结束时间，波形编

10、辑器默认的仿真结束时间为 1S，根据仿真需要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit-End Time命令，弹出线路束时间对话框，在 Time框办输入仿真结束时间，点击OK按钮完成设置。如下图所示： 3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右键，在弹出的右键菜单中选择 Insert Node or Bus命令，在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder按钮。在出现的 Node Finder 界面中的 Filter 列表中选择 点击 List，在 Nodes Found

11、窗口出现所有信号的名称，点击中间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击OK按钮，完成设置，回到 Insert Node or Bus 对话框，双击OK按钮，所有的输入、输出端口将会在端口名列表区内显示出来。 4）编辑输入端口波形，即指定输入端口的逻辑电平变化在波形编辑窗口中，选择要输入波形的输入端口。依次选择value-clock-period设置周期。（其中）最后选择软件的 FieSave进行保存。 如下图所示： 5）指定仿真器设置，在仿真过程中有时序仿真和功能仿真之分，在这里介绍功能仿真。在 QUARTUSII软件中选择 ProcessingSimula

12、tor Tool 命令，打开仿真器工具窗口，如下图所示。 按图 上的提示，首先产生功能仿真网表文件（在simulation mode后选择Functional），点击产生功能仿真网表的按钮 Generate Functional Simulation Netlist，产生功能仿真网表，然后点击开始仿真的 START 按钮开始进行仿真，直到仿真进度条为 100%完成仿真。点击仿真报告窗口按钮 Report，观察仿真波形。确定其符合实验内容。实验仿真波形如下所示：6、从设计文件到目标器件的加载 完成对器件的加载有两种形式，一种是对目标器件进行加载文件，一种是对目标器件的配置芯片进行加载。这里我们介

13、绍对目标器件 EP2C35F672C8进行加载的方法。 1）使用下载电缆将 PC 机与实验系统连接起来。 2）选择 QUARTUSII 软件的 ToolsProgrammer 命令，进行编程器窗口。如果没有设置编程硬件，则编程硬件类型为 No Hardware，需要对编程硬件进行设置。点击 Hardware Setup编程硬件设置按钮，进行如下图 所示的编程硬件设置对话框。 3）点击 Add Hardware 按钮，出现 Add Hardware 对话框，在 Add Hardware 对话框中，从 Hardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册中

14、的 USB 电缆的安装与使用，如果使用的是并口下载线则选取如下图 所示的硬件类型，点击 OK按钮，完成对硬件类型的设置。回到编程器硬件设置窗口， 点击 Close 按钮退出设置。则在编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。 5）如果软件已运行一个工程，则在打开编程器的时候，编程器窗口会自动出现这个工程文件要加载到目标器件的文件，如果要加载其它文件可以从其它地方进行添加更改。选好加载文件后，再点选 Progam/Configure，编程模式选取 JTAG 模式，点击 STRAT进行文件加载，直到加载进度变为 100%，文件成功加载完成。观察实验结果 是否与自己的编程思想一致。（2

15、） 分频器的设计 其步骤均与“模值12计数器的设计”实验一样。其VHDL程序代码如下图所示：其管脚分配如下所示端口名使用模块信号对应 FPGA 管脚说明INCLK数字信号源C13时钟为 1KHZDATA0拨动开关 K1H8分频比数据DATA 1拨动开关 K2J8DATA 2拨动开关 K3J9DATA 3拨动开关 K4A4DATA 4拨动开关 K5B4DATA 5拨动开关 K6A5DATA 6拨动开关 K7B5DATA 7拨动开关 K8A6FOUTLED 灯 LED1G13分频输出其仿真波形如下图所示：六、实验现象及结果（一）模值12计数器设计以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源的时钟选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验原理中依次被点亮，当加法器加到 11时，LED8（进位信号）被点亮。当复位键（按键开关的 S1 键）按下后，计数被清零。如