第5讲-VGA显示实验

1、FPGA and ASIC Technology Comparison - 1 2009 Xilinx, Inc. All Rights Reserved可编程逻辑器件实验可编程逻辑器件实验第五部分：第五部分：VGA显示实验显示实验郭杰2014-10 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2009 Xilinx, Inc. Al

2、l Rights ReservedVGA(Video Graphics Array)背景背景VGA是视频图形阵列(Video Graphics Array)的简称，是IBM于1987年提出的一个使用模拟信号的图形显示标准。最初的VGA标准最大只能支持640480分辨率的显示器，而为了适应大屏幕的应用，视频电气标准化组织VESA(Video Electronics Standards Association的简称)将VGA标准扩展为SVGA标准，SVGA标准能够支持更大的分辨率。人们通常所说的VGA实际上指的就是VESA制定的SVGA标准。 2007 Xilinx, Inc. All Right

3、s ReservedFPGA and ASIC Technology Comparison - 3 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 3 2009 Xilinx, Inc. All Rights ReservedVGA(Video Graphics Array)背景背景目前VGA接口信号主要包括以下：1.Red2.Green3.Blue4.Hsync5.VsyncFPGA通过串联电阻直接驱动5个VGA信号。每个颜色信号串一个电阻，每位的颜色信号分别是R、G、B。通过分别对其置高或

4、低来产生8种颜色。Hsync是行同步信号，每行有效一次。Vsync是帧同步信号，每帧有效一次。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2009 Xilinx, Inc. All Rights ReservedVGA接口信号接口信号VGA采用15针的接口，用于显示的接口信号主要有5个：u 1个行同步信号u 1个场同步信号u 3个颜

5、色信号（红、绿、蓝）接口还包含自测试以及地址码信号，一般由不同的制造商定义，主要用来进行测试及支持其他功能。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2009 Xilinx, Inc. All Rights ReservedVGA显示器基于CRT(Cathode Ray Tube)，使用调幅模式，移动电子束(或阴极射线)在荧光屏上

6、显示信息。LCD 使用矩阵开关给液晶加压，在每个像素点上通过液晶来改变光的介电常数。尽管下面的描述仅限于CRT，LCD 已经发展到可以同CRT 使用同样的时序信号了。在CRT显示器中，电流波形通过蹄形磁铁产生磁场，使得电子束偏转，光栅在显示屏上横向显示，水平方向从左至右，垂直方向从上至下。当电子束向正方向移动时，信息显示，即从左至右、从上至下。如果电子束从后返回左或顶边，显示屏并不显示任何信息。在消隐周期电子束重新分配和稳定于新的水平或垂直位时，丢失了许多信息。VGA背景知识介绍背景知识介绍 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC

7、Technology Comparison - 6 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 6 2009 Xilinx, Inc. All Rights ReservedVGA驱动时序驱动时序VGA的时序不是直接由模拟信号产生的，而是由数字信号控制的，为了将数字信号变成模拟信号，中间要经过D/A转换处理。VGA接口没有数据使能的，其显示是通过行、场扫描的方式对显示器进行扫描控制实现的。所以，VGA的同步信号对时序的要求非常严格，如果同步信号没有同步好，会造成显示数据的丢失，甚至造成显示

8、混乱。VGA接口的这些特性，使得在应用中必须由专门的VGA控制器来实现严格的VGA驱动时序。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 2009 Xilinx, Inc. All Rights Reserved800600分辨率水平时序l 800600分辨率下一种常用的象素采样频率为50MHz。这里我们提供50MHz的时钟l 水平时

9、序：一行中主要包括几个部分：同步脉冲， 前沿，有效时间，后沿。l 同步脉冲：指Hsync信号有效(高电平)的时间；l 前沿：指在同步脉冲后，有效数据到来前，所有信号都必须置为无效的阶段；l 有效时间：可以控制3个颜色信号，进行相关的显示；l 后沿：有效数据后，下一行开始前，所有信号都必须置为无效的阶段。VGA水平时序水平时序 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 8 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technolo

10、gy Comparison - 8 2009 Xilinx, Inc. All Rights Reserved800600分辨率垂直时序l 垂直时序：和行时序类似，主要包括几个部分：同步， 前沿，有效时间，后沿。l 同步行数：指Vsync信号有效(高电平)的行；l 前沿行数：指在同步脉冲后，有效行到来前，所有信号都必须置为无效的阶段；l 有效行：可以控制3个颜色信号，进行相关的显示；l 后沿行数：有效数据后，下一行开始前，下一帧开始前，所有信号都必须置为无效的行。VGA垂直时序垂直时序 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Tec

11、hnology Comparison - 9 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 9 2009 Xilinx, Inc. All Rights ReservedVGA时序时序VGA时序简图如下： 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 10 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Compa

12、rison - 10 2009 Xilinx, Inc. All Rights Reserved时间参数时间参数 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2009 Xilinx, Inc. All Rights ReservedVGA背景知识介绍背景知识介绍 2007 Xilinx, Inc. All Rights Reser

13、vedFPGA and ASIC Technology Comparison - 12 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 12 2009 Xilinx, Inc. All Rights Reserved三基色显示码表三基色显示码表 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 13 2007 Xilinx, Inc. All Rights ReservedFPGA and AS

14、IC Technology Comparison - 13 2009 Xilinx, Inc. All Rights Reserved实验步骤实验步骤新建ISE工程(选择器件类型、选择仿真及综合实现工具)新建verilog设计源文件(定义输入、输出端口信号)检查设计是否存在语法错误，是否可综合新建Testbench测试文件，设计输入激励数据对设计的电路模块进行行为级仿真(功能仿真)定义电路输入输出信号与FPGA管脚的对应关系(设计约束文件)综合、实现电路设计，生成FPGA配置bit文件下载配置FPGA，在电路板上实现并演示功能 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2009 Xilinx, Inc. All Rights Reserved实验步骤实验步骤(详详)所用管脚分配如下：NET “CLK_50MHZ”LOC = “M6” ;NET “SW”LOC = “P11” ;NET “VGA_HSYNC”LOC = “J14” ;NET “VGA_VSYNC