基于VHDL的分频电路_第1页
基于VHDL的分频电路_第2页
基于VHDL的分频电路_第3页
基于VHDL的分频电路_第4页
基于VHDL的分频电路_第5页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、基于vhdl的分频电路分频电路介绍 cpld/fpga与单片机相比，一个明显得优势就在于它的高速性。但很多外围器件的驱动都需要低频的时钟（若时钟频率太高，则键盘扫描就会出错，七段数码管会闪烁和不稳定就是最好的例子），所以经常需要用到分频电路。常见的分频电路为偶数倍分频和奇数倍分频两种。下面对8分倍分频电路用vhdl做简单介绍。方案设计 如果系统有一个200khz的时钟，系统要求将其分为100khz，50khz，25khz，并且在这4个频率时钟中选择一个作为输出。下面给出两种设计方案：1.设计一个2分频电路、一个4分频电路、一个8分频电路，直接从200khz分频到所需要的几个频率的时钟信号（如图

2、1所示）。2.只设计一个2分频电路，用3个2分频电路级联的方式，从200khz逐级分出所需要的时钟信号（如图2所示）。图1图2下面用vhdl设计一个2分频电路：library ieee;use ieee.std_logic_1164.all;entity fredevider isport(clock:in std_logic; clockout:out std_logic);end; /元件端口architecture behavior of fredevider is /元件行为描述signal clk:std_logic;beginprocess(clock)beginif rising

3、_edge(clock) thenclk=not clk;end if;end process;clockout=clk;end;nlibrary ieee;nuse ieee.std_logic_1164.all;nentity fredevider2 isnport(nclock:in std_logic;nclockout:out std_logicn);nend;narchitecture dcider of fredevider2 isnconstant n:integer:=3;nsignal counter:integer range 0 to n;nsignal clk:std_logic;nbeginnprocess(clock)nbeginnif rising_edge(clock) thennif counter=n thenncounter=0;nclk=not clk;nelsencounter=count

人人文库> 全部分类> 应用文书 > 事务文书

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论