人体电子称控制装置

1、基于基于FPGA的人体电子称控制装置设的人体电子称控制装置设计计数字系统设计实例八数字系统设计实例八指导老师：杨会平指导老师：杨会平成员与分工n成员（学号）：n何千元（何千元（1110402006） 刘军叁（刘军叁（1110402014）n刘刘 俊（俊（1110402015） 唐唐 伟（伟（1110402021） n颜振涛颜振涛（1110402031） 张奥龙（张奥龙（1110402034）n张高原（张高原（1110402037） 朱朱 买（买（1110402042）（以上排名仅按学号大小排列（以上排名仅按学号大小排列）n分工：分工：收集资料收集资料: : 朱买朱买 张高原张高原 （部分程序设

2、计）（部分程序设计） 程序设计：何千元程序设计：何千元 颜振涛颜振涛 张奥龙张奥龙 整理数据：唐伟整理数据：唐伟 刘俊刘俊 刘军叁（部分程序设计）刘军叁（部分程序设计） 讲解员：讲解员： 何千元何千元 （部分程序设计）（部分程序设计）设计流程框图1、设计要求、设计要求n1、进行人体体重的测量，并能以3位十进制数字显示体重的千克数。n2、进行人体身高的测量，并能以3位十进制数字显示高度的厘米数。体重和身高显示器公用。n3、由体重和身高的实测信息，并根据被测对象的具体情况（男性或女性，成人或儿童等），自动计算并显示被测对象属于偏瘦、适中、偏胖3种类型的哪一种。2、设计、设计背景及意义背景及意义 设

3、计意义设计意义： 广泛应用于工农业、科研、交通、内外贸易等各个领域，与人民的生活紧密相连。 是国计民生、国防建设、科学研究、内外贸易不可缺少的计量设备，电子称产品技术水平的高低，将直接影响各行各业的现代化水平和社会经济效益的提高。1、设计、设计背景及意义背景及意义 设计意义设计意义： 电子秤与机械秤比较有体积小、重量轻、结构简单、价格低、实用价值强、维护方便等特点，可在各种环境工作，重量信号可远传，易于实现重量显示数字化，易于与计算机联网，实现生产过程自动化，提高劳动生产率。 电子称有着高端、大气、上档次的设计概念，其低调、奢华、有内涵的内在品质已经成为医院、超市、体检中心及各种社区卫生服务的

4、首选。电子称，你值得拥有！ 电子称测量系统原理框图电子称测量系统原理框图温馨提示：A/D部分不做设计部分不做设计电子称控制装置逻辑框图电子称控制装置逻辑框图人体电子称控制装置算法流程图人体电子称控制装置算法流程图人体电子称控制装置的状态图人体电子称控制装置的状态图温馨提示：-Quartus ll状态图观察：ToolsNetlist Viewers State Machine Viewer人体电子称的状态机人体电子称的状态机VHDLVHDL程序程序library ieee;library ieee;use ieee. std_logic_1164.all;use ieee. std_logic_

5、1164.all;-库申明库申明use ieee.std_logic_unsigned.all;use ieee.std_logic_unsigned.all;entity Control isentity Control is- - 设计实体设计实体port(port( clk,rst_n: in std_logic;- clk,rst_n: in std_logic;-设置清零信号以便开机进入设置清零信号以便开机进入S0S0状态状态 beg1,beg2,man: in std_logic;beg1,beg2,man: in std_logic; eoc1,eoc2: in std_logi

6、c; eoc1,eoc2: in std_logic; dl,dw: in std_logic_vector(0 to 7); - dl,dw: in std_logic_vector(0 to 7); -实测身高实测身高 实测体重实测体重 start1,start2: out std_logic; start1,start2: out std_logic; -start A/D-start A/D start3,start4: out std_logic;-start display leight and start3,start4: out std_logic;-start display

7、 leight and display weightdisplay weight fat,thin,well: out std_logic); - fat,thin,well: out std_logic); -偏重、偏瘦、适中偏重、偏瘦、适中end Control;end Control;人体电子称控制装置的人体电子称控制装置的VHDLVHDL程序程序architecture behav of Control isarchitecture behav of Control is-设计结构体设计结构体 type state_space is (s0,s1,s2,s3,s4,s5,s6,s7);

8、-type state_space is (s0,s1,s2,s3,s4,s5,s6,s7);-状态状态类型定义类型定义 signal state: state_space;signal state: state_space; - -状态信号定义状态信号定义 signal k1: std_logic_vector(0 to 7);signal k1: std_logic_vector(0 to 7);beginbegin process(clk,rst_n) process(clk,rst_n) variable temp: std_logic_vector(0 to 7);- variabl

9、e temp: std_logic_vector(0 to 7);-定义一个定义一个中间变量中间变量 beginbegin if rst_n=0 thenif rst_n=0 then-异步清零异步清零 state=s0;state=s0; elsif clkevent and clk=1 then elsif clkevent and clk=1 then if man=1 then if man=1 then k1=01101001; k1=01101001;-man K1=105-man K1=105 else else k1=01100100; k1 when s0= if beg1=

10、1 then if beg1=1 then state=s1; state=s1; else else state=s0; state when s1= if eoc1=1 then if eoc1=1 then state=s2; state=s2; else else state=s1; state when s2= if beg2=1 then if beg2=1 then state=s3; state=s3; else else state=s1; state when s3= if eoc2=1 then if eoc2=1 then state=s4; state=s4; els

11、e else state=s3; state when s4= temp:=dl-k1;temp:=dl-k1; if tempdw then if tempdw then temp:=dl-k1+5;-k2 value is 5;temp:=dl-k1+5;-k2 value is 5; if tempdw then if tempdw then state=s7; state=s7; else else state=s6; state=s6; end if; end if; else else temp:=dl-k1-5; temp:=dl-k1-5; if tempdw then if

12、tempdw then state=s6; state=s6; else else state=s5; state when others= state=s0; state=s0; end case; end case; end if; end if; end process; end process;start1=1 when state=s1 else 0;start1=1 when state=s1 else 0;-状态输出状态输出start3=1 when state=s2 else 0;start3=1 when state=s2 else 0;start2=1 when state

13、=s3 else 0;start2=1 when state=s3 else 0;start4=1 when state=s4 else 0;start4=1 when state=s4 else 0;thin=1 when state=s5 else 0;thin=1 when state=s5 else 0;well=1 when state=s6 else 0;well=1 when state=s6 else 0;fat=1 when state=s7 else 0;fat=1 when state=s7 else 0;end behav;end behav;2 人体电子称状态机仿真图

14、人体电子称状态机仿真图人体电子称控制装置VHDL程序library ieee;library ieee;use ieee. std_logic_1164.all;use ieee. std_logic_1164.all;-库申明库申明use ieee.std_logic_unsigned.all;use ieee.std_logic_unsigned.all;entity All_Control isentity All_Control is- - 设计实体设计实体 port(port( data: in std_logic_vector( 0 to 7 );-the leight value

15、 data: in std_logic_vector( 0 to 7 );-the leight value clk,rst_n: in std_logic; clk,rst_n: in std_logic;-设置清零信号，以便开机进设置清零信号，以便开机进入入S0S0状态状态 beg1,beg2,man: in std_logic;beg1,beg2,man: in std_logic;-THE KEY1 AND KEY2-THE KEY1 AND KEY2 eoc1,eoc2: in std_logic; eoc1,eoc2: in std_logic;-A/D finish flag-A

16、/D finish flag fat,thin,well: out std_logic; - fat,thin,well: out std_logic; -偏重、偏瘦、适中偏重、偏瘦、适中 d_out: out std_logic_vector (0 to 13);-the output d_out: out std_logic_vector (0 to 13);-the output valuevalueend All_Control;end All_Control;architecture behav of All_Control isarchitecture behav of All_C

17、ontrol is-设计结构体设计结构体 type state_space is (s0,s1,s2,s3,s4,s5,s6,s7);type state_space is (s0,s1,s2,s3,s4,s5,s6,s7);-状状态类型定义态类型定义 signal state: state_space;signal state: state_space;-状态信号定义状态信号定义 signal k1: std_logic_vector(0 to 7);signal k1: std_logic_vector(0 to 7); signal start1,start2: std_logic; s

18、ignal start1,start2: std_logic;-A/D start-A/D start signal start3,start4: std_logic; signal start3,start4: std_logic;-start display leight -start display leight and display weightand display weight signal dl_bef,dw_bef: std_logic_vector(0 to 7);- signal dl_bef,dw_bef: std_logic_vector(0 to 7);-身高和体重

19、的身高和体重的中间信号变量中间信号变量 signal data_temp: std_logic_vector(0 to 7);-signal data_temp: std_logic_vector(0 to 7);-中间信号变量中间信号变量 beginbeginp1:process(clk,rst_n)p1:process(clk,rst_n) variable temp: std_logic_vector(0 to 7);- variable temp: std_logic_vector(0 to 7);-定义一个中间变量定义一个中间变量 beginbegin if rst_n=0 then

20、 if rst_n=0 then-异步清零异步清零 state=s0;state=s0; elsif clkevent and clk=1 then elsif clkevent and clk=1 then if man=1 then if man=1 then k1=01101001; k1=01101001;-man K1=105-man K1=105 else else k1=01100100; k1 when s0= if beg1=1 then - if beg1=1 then -如果满足如果满足beg1=1beg1=1，则次态为，则次态为s1s1， state=s1;state=

21、s1; else else state=s0; state when s1= if eoc1=1 then - if eoc1=1 then -如果如果A/DA/D完成，则为完成，则为S2S2 state=s2; state=s2; else else state=s1; state when s2= if beg2=1 then if beg2=1 then state=s3; state=s3; else else state=s1; state when s3= if eoc2=1 then if eoc2=1 then state=s4; state=s4; else else sta

22、te=s3; state when s4= temp:=dl_bef-k1; temp:=dl_bef-k1; if tempdw_bef then if tempdw_bef then temp:=dl_bef-k1+5; -k2 value is 5; temp:=dl_bef-k1+5; -k2 value is 5; if tempdw_bef then if tempdw_bef then state=s7; state=s7; else else state=s6; state=s6; end if; end if; else else temp:=dl_bef-k1-5; tem

23、p:=dl_bef-k1-5; if tempdw_bef then if tempdw_bef then state=s6; state=s6; else else state=s5; state when others= state=s0; state=s0; end case; end case; end if; end if; end process p1; end process p1;start1=1 when state=s1 else 0;start1=1 when state=s1 else 0;-状态输出状态输出start3=1 when state=s2 else 0;s

24、tart3=1 when state=s2 else 0;start2=1 when state=s3 else 0;start2=1 when state=s3 else 0;start4=1 when state=s4 else 0;start4=1 when state=s4 else 0;thin=1 when state=s5 else 0;thin=1 when state=s5 else 0;well=1 when state=s6 else 0;well=1 when state=s6 else 0;fat=1 when state=s7 else 0;fat=1 when s

25、tate=s7 else 0;p2:process(start3,start4,data) p2:process(start3,start4,data) begin begin if start3=1 then if start3=1 then data_temp=data; data_temp=data; elsif start4=1 then elsif start4=1 then data_temp=data; data_temp=data; else else data_temp=00000000; data_temp=00000000; end if; end if; end pro

26、cess p2; end process p2;with data_temp(0 to 3) select d_out(0 to 6)= 0110000 when 0001, -1 1101101 when 0010, -2 1111001 when 0011, -3 0110011 when 0100, -4 1011011 when 0101, -5 1011111 when 0110, -6 1110000 when 0111, -7 1111111 when 1000, -8 1111011 when 1001, -9 1110111 when 1010, -A 0011111 when 1011, -b 1001110 when 1100, -C 0111101 when 11