本科课程设计-8位加法器的设计.

1、大学本科生课程设计I*大学课 程 设 计 年 月 日课 程 硬件课程设计 题 目 8 位加法器 院 系 专业班级 学生姓名 学生学号 指导教师 大学本科生课程设计II东北石油大学课程设计任务书课程 硬件课程设计题目 8 位加法器设计专业 姓名 学号 主要内容、基本要求、主要参考资料等一、主要内容：一、主要内容：利用 EL 教学实验箱、微机和 Quartus软件系统，使用原理图输入方法设计八位加法器。要求可以利用层次设计方法，首先设计一位加法器，然后存储为元件符号，在此基础上设计八位加法器。既可以设计串行进位的并行加法器，也可以设计分组跳跃进位的并行加法器，最后进行综合、调试无误后，通过时序仿真

2、验证设计结果的正确性。二、基本要求：二、基本要求：1掌握 Quartus软件系统的安装及基本使用方法。 2掌握 EDA 技术的层次化设计方法。 3掌握原理图输入方法。 4掌握一位加法器的设计原理。 5掌握串行进位及分组跳跃进位的工作原理。 6实现串行进位及分组跳跃进位的原理图设计。7.按照规范写出论文，要求字数在 4000 字以上，并进行答辩。论文内容包括概述、八位全加器的设计过程，包括原理图或程序设计、编译、仿真分析的全过程及其分析报告。三、参考文献三、参考文献1 潘松.EDA 技术实用教程M.北京：科学出版社, 2003.11-13.2 杨恒.FPGA/CPLD 最新实用技术指南M.北京：

3、清华大学出版社, 2005.20-22.3 EDA 先锋工作室.Altera FPGA/CPLD 设计 M.北京：人民邮电出版社 2005.32-33.4 潘松.SOPC 技术实用教程M .清华大学出版社.2005.1-15.完成期限： 指导教师： 专业负责人： 2010 年 7 月 10 日大学本科生课程设计III摘 要本文介绍了 EL 教学实验箱、微机和微机上的 Quartus等软件系统，旨在让我们熟悉 EDA 设计的流程，学会使用原理图输入方法设计 8 位加法器。学习简单的组合电路以及多层次电路的设计，仿真和硬件设计。EDA 是电子设计自动化（Electronic Design Auto

4、mation）的缩写，在 20 世纪 60 年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA 技术是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA 技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。本文所研究就是利用 EDA 技术设计 8 位全加器。8 位全加器的特点是由 8 个一位全加器串行构成，一位全加器则

5、由两个半加器和一个或门构成。由此一步一步的组合形成我们所需要的 8 位全加器。本文简单介绍 EDA 技术的发展史、说明 Quartus的使用过程，阐述了 8 位全加器的设计与实现的相关过程。通过这样的过程是我们深刻的了解 EDA 技术，有利于我们日后的学习。关键词： EDA（电子设计自动化） ；8 位全加器；Quartus大学本科生课程设计IV目 录第 1 章 概 述 .11.1 EDA 的概念.11.1.1 EDA 技术及应用.21.1.2 EDA 技术发展趋势.21.2 EDA 的工作平台.31.2.1 EDA 硬件工作平台.31.2.2 EDA 的软件工作平台.3第 2 章 加法器的分析

6、 .62.1 原理：.62.2 类型：.6第 3 章 8 位加法器的设计.73.1 设计规划.73.2 设计说明.73.3 设计过程.73.3.1 半加器设计.73.3.2 一位全加器的设计.83.3.3 八位全加器的设计.10结 论 .12参考文献 .13大学本科生课程设计1第 1 章 概 述1.1 EDA 的概念电子设计技术的核心就是 EDA 技术，EDA 是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子 CAD 通用软件包，主要能辅助进行三方面的设计工作，即 IC 设计、电子电路设计和 PCB 设计。EDA技术已有 30 年的发展历程，大致可分为三个

7、阶段。70 年代为计算机辅助设计（CAD）阶段，人们开始用计算机辅助进行 IC 版图编辑、PCB 布局布线，取代了手工操作。80 年代为计算机辅助工程（CAE）阶段。与 CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE 的主要功能是：原理图输人，逻辑仿真，电路分析，自动布局布线，PCB 后分析。90 年代为电子系统设计自动化（EDA）阶段。EDA 代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用

8、集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。下面介绍与 EDA 基本特征有关的几个概念。 1“自顶向下”的设计方法。10 年前，电子设计的基本思路还是选用标准集成电路“自底向上”地构造出一个新的系统，这样的设计方法就如同一砖一瓦建造金字塔，不仅效率低、成本高而且容易出错。高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计人手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后，

9、用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避燃计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。2ASIC 设计。现代电子产品的复杂度日益提高，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题。解决这一问题的有效方法就是采用 ASIC 芯片进行设计。ASIC 按照设计方法的不同可分为全定制 ASIC、半定制 ASC 和可纪程 ASIC（也称为可编程逻辑器件）。设计全定制 ASIC 芯片时，设计师要定义芯片上所有

10、晶体管的几何图形和工艺规则，最后将设计结果交由厂家去进行格模制造，做出产品。这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高、速度快、功耗低，而缺点是开发周期长，费用高，只适合大批量产品开发。半定制 ASIC 芯片的版图设计方法分为门大学本科生课程设计2阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。可编程逻辑芯片与上述掩模 ASIC 的不同之处在于：设计人员完成版图设计后，在实验室内就可以烧制出自己的芯片，无须 IC 厂家的参与，大大缩短了开发周期。1.1.1 EDA 技术及应用电子 EDA 技术发展迅猛，逐渐

11、在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。在教学方面：几乎所有理工科(特别是电子信息)类的高校都开设了 EDA 课程。主要是让学生了解 EDA 的基本原理和基本概念、硬件描述系统逻辑的方法、使用 EDA 工具进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计，为今后工作打下基础。具有代表性的是全国每两年举办一次的大学生电子设计竞赛活动。在科研方面：主要利用电路仿真工具进行电路设计与仿真；利用虚拟仪器进行产品调试；将 FPGA 器件的开发应用到仪器设备中。在产品设计与制造方面：从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA 技术不单是应

12、用于前期的计算机模拟仿真、产品调试，而且也在后期的制作、电子设备的研制与生产、电路板的焊接、器件的制作过程等有重要作用。可以说电子 EDA 技术已经成为电子工业领域不可缺少的技术支持。 1.1.2 EDA 技术发展趋势 面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的 EDA 工具，使用统一的集成化设计环境，改变传统设计思路，将精力集中到设计构思、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对 EDA 技术提出了更高的要求。未来的 EDA 技术将在仿真、时序分析、集成电路自动测试、高速印刷电路板设计及开发操作平台的扩展等方面取得新的突破，向着功

13、能强大、简单易学、使用方便的方向发展。可编程逻辑器件已经成为当今世界上最富吸引力的半导体器件，在现代电子系统设计中扮演着越来越重要的角色。过去的几年里，可编程器件市场的增长主要来自大容量的可编程逻辑器件 CPLD 和 FPGA，其未来的发展趋势如下：（1）向高密度、高速度、宽频带方向发展。在电子系统的发展过程中，工程师的系统设计理念要受到其能够选择的电子器件的限制，而器件的发展又促进了设计方法的更新。随着电子系统复杂度的提高，高密度、高速度和宽频带的可编程逻辑产品已经成为主流器件，其规模也不断扩大，从最初的几百门到现在的上百万门，有些已具备了片上系统集成的能力。这些高密度、大容量的可编程逻辑器

14、件的出现，给现代电子系统（复杂系统）的设计与实现带来了巨大的帮助。设计方法和设计效率的飞跃，带来了器件的巨大需求，这种需求又促使器件生产工艺的不断进步，而每次工艺的改进，可编程逻辑器件的规模都将有很大扩展。大学本科生课程设计3（2）向在系统可编程方向发展。在系统可编程是指程序（或算法）在置入用户系统后仍具有改变其内部功能的能力。采用在系统可编程技术，可以像对待软件那样通过编程来配置系统内硬件的功能，从而在电子系统中引入“软硬件”的全新概念。它不仅使电子系统的设计和产品性能的改进和扩充变得十分简便，还使新一代电子系统具有极强的灵活性和适应性，为许多复杂信号的处理和信息加工的实现提供了新的思路和方

15、法。（3）高效的仿真工具。在整个电子系统设计过程中，仿真是花费时间最多的工作，也是占用 EAD 工具时间最多的一个环节。可以将电子系统设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程中的电路级仿真。系统级仿真主要验证系统的功能，如验证设计的有效性等；电路级仿真主要验证系统的性能，决定怎样实现设计，如测试设计的精度、处理和保证设计要求等。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面是要更好地解决系统级仿真中，系统模型的建模和电路级仿真中电路模型的建模技术。在未来的 EDA 技术中，仿真工具将有较大的发展空间。（4）向混合可编程技术方向发展。可编程逻辑器件为电子产品的开发带来

16、了极大的方便，它的广泛应用使得电子系统的构成和设计方法均发生了很大的变化。但是，有关可编程器件的研究和开发工作多数都集中在数字逻辑电路上，直到1999 年 11 月，Lattice 公司推出了在系统可编程模拟电路，为 EDA 技术的应用开拓了更广阔的前景。其允许设计者使用开发软件在计算机中设计、修改模拟电路，进行电路特性仿真，最后通过编程电缆将设计方案下载至芯片中。已有多家公司开展了这方面的研究，并且推出了各自的模拟与数字混合型的可编程器件，相信在未来几年里，模拟电路及数模混合电路可编程技术将得到更大的发展。（5）描述方式简便化。20 世纪 80 年代，电子设计开始采用新的综合工具，设计工作由

17、逻辑图设计描述转向以各种硬件描述语言为主的编程方式。用硬件描述语言描述设计，更接近系统行为描述，且便于综合，更适于传递和修改设计信息，还可以建立独立于工艺的设计文件，不便之处是不太直观，要求设计师具有硬件语言编程能力，但是编程能力需要长时间的培养。到了 20 世纪 90 年代，一些 EDA 公司相继推出了一批图形化的设计输入工具。这些输入工具允许设计师用他们最方便并熟悉的设计方式（如框图、状态图、真值表和逻辑方程）建立设计文件，然后由 EDA 工具自动生成综合所需的硬件描述语言文件。图形化的描述方式具有简单直观、容易掌握的优点，是未来主要的发展趋势。1.2 EDA 的工作平台1.2.1 EDA

18、 硬件工作平台1.计算机2.EDA 实验开发系统：EL 教学实验箱。大学本科生课程设计41.2.2 EDA 的软件工作平台Altera 推出了适用于不同设计对象的 EDA 开发环境。其中 Quartus是一综合设计环境，被称为 SOPC（可编程单片系统）升级环境，它承接了原来Maxplus的全部设计功能和器件对象外还增加了许多新功能和新的 FPGA 器件系列，包括一些适用于 SOPC 开发的大规模器件。相对于上述 EDA 工具，Quartus含有许多更具特色和更强的实用功能，大致有以下几点：（1）Quartus与 MATLAB/Simulink 和 Altera 的 DSP Builder，以

19、及第三方的综 合器和仿真器相结合，用于开发 DSP 硬件系统； （2）Quartus与 SOPC Builder 结合用于开发 Nios 嵌入式系统； （3）Quartus含实时调试工具、嵌入式逻辑分析式 Signal Tap。随着逻辑设计复杂性的不断增加，在计算机上以软件方式的仿真测试变得更加耗费时间，而不断需要重复进行的硬件系统的测试同样变得更为困难。为了解决这些问题，设计者可以将一种高效的硬件实时测试手段和传统的系统测试方法相结合来完成。这就是嵌入式逻辑分析仪 Signal Tap的使用。它可以随设计文件一并下载于目标芯片中，用以捕捉目标芯片内设计者感兴趣的信号节点处的信号，而又不影响原

20、硬件系统的正常工作。可以通过两种方式来使用 Signal Tap，一种是直接使用 Quartus3.0 中的 Signal Tap；另一种方式是通过 MATLAB 的 Simulink 和DSP Builder 来使用 Signal Tap。DSP Builder 中包含有 Signal Tap模块，设计者可以使用此模块设置用于信号探察的事件触发器，配置存储器，并能显示波形。这可以使用 Node 模块来选择有待监测的信号。使用 Signal Tap后，当触发器运行后，通常要占用部分内部 RAM，因为在实际监测中，将测得的样本信号暂存于目标器件中的嵌入式 RAM（如 ESB）中，然后通过器件的

21、JTAG 端口和Byte Blaster下载线将采得的信息传出，送于 PC 机进行分析。PC 机中送达的数据是以文本文件的方式存储的，并可在 Simulink 图上显示波形； （4）Quartus含一种十分有效的逻辑设计优化技术，即设计模块在 FPGA 中指定区域内的逻辑锁定功能，Logic Lock 技术。有 FPGA 开发经验的人都会有这样的体会，原来在硬件测试上十分成功的 FPGA 设计，结果在源代码并没有任何改变的情况下，仅仅是增加了一点与原程序毫不相干的电路描述，或甚至只改变了某个端口信号的引脚锁定位置，结果在综合适配后，原设计的硬件性能大为下降，如速度降低了，有时甚至无法正常工作。

22、这时，如果比较改变设计前后的Floorplan 图，会发现芯片内部资源的使用情况发生了巨大的变化。这表明，即使对原设计作极小的改变（更不用说对适配约束条件的改变） ，都会使适配器对大学本科生课程设计5原设计的布线（rouTIng）和布局（placing）策略作大幅改变和调整。同时，当设计规模比较大时，人为很难直接介入布线/布局的优化。对于由许多基本电路模块构建成的顶层系统的 FPGA 开发，类似的问题将更加突出。例如，原来某一基本模块的 FPGA 硬件测试十分成功，包括工作性能、速度以及资源利用率等，但当将这些基本模块连接到一个顶层设计后，即使在同一 FPGA 中进行测试，也常发现各模块以及总

23、系统的性能有所下降，甚至无法工作的情况。事实上，如果能在设计基本模块时，就固定其布线/布局的原方案，即使在顶层文件的总体适配时，也不改变原来基本模块的布线/布局及其原来的优化方案，就能很好地解决上述棘手的问题。对此，Quartus提供了这一优秀的设计技术，可以将设计好的布线/布局方案。这样一来，对于一项较大设计中的某一底层模块，不但在顶层的软件描述上是一个子模块，而且在 FPGA 芯片中总体适配中，此模块在硬件便类似于 ASIC 设计中的一个标准模块，始终能保持自己原来的布线/布局方案，从而在任何大系统中都能保持原有的电路性能，就像一个被调用的独立的元件一样，不会由于顶层系统布线/布局的改变而

24、改变基本模块的布线/布局结构了。有了逻辑锁定技术，面对大系统的设计，工程师们就可以将构成大系统的各模块进行分别设计，分别优化它们的布线/布局，及适配约束，逐个地使它们分别获得最佳的工作性能，逐个优化交锁定它们的布线/布局方案，最后把它们连在一起形成性能优良的顶层系统。显然，逻辑设计锁定技术是 SOPC 单片系统优化设计及 IP 核成功拼装应用的有力保证。大学本科生课程设计6第第 2 2 章章 加法器的分析加法器的分析2.1 原理： 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑

25、部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。2.2 类型：以单位元的加法器来说，有两种基本的类型：半加器和全加器。半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。 全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端的记作 Ci 或 Cin，在输出端的则记作 Co 或 C

26、out。半加器简写为 H.A.，全加器简写为 F.A.。 半加器：半加器的电路图半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（ Sum）和进制（ Carry）。半加器虽能产生进制值，但半加器本身并不能处理进制值。 全加器：全加器三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制值。全加器可以用两个半加器组合而成。 大学本科生课程设计7第 3 章 8 位加法器的设计3.1 设计规划利用 QuartusII 软件设计简单的 8 位全加器，实现功能中说明的要求。3.2 设计说明本次我们以原理图发设计，通过半加器和一位全加器设计成为八位全加器。3.3 设计过程3.3.1 半

27、加器设计 1 半加器原理：半加器是能实现两个一位二进制数饿算术加法及向高位进位，而不考虑低位进位的逻辑电路，它有两个输入端，两个输出端。2.半加器的真值表： absoco0000011010101101 表 3.13. 半加器的逻辑式： C=A*B 4.半加器的逻辑电路：从逻辑表达式可以看出，半加器可由非门，与门，同或门等电路构成。 5.半加器原理图如下：大学本科生课程设计8 图 3.16.效果原理图： 图 3.27.将设计保存，并将文件包装设计成为模块。这将在以后的设计中直接应用。3.3.2 一位全加器的设计1.原理：全加器是一种又被加数，加数和来自低位的进数三者相加的运算器。基本功能是实现

28、二进制加法。2.全加器的真值表：大学本科生课程设计9输入 输出 输入 输出CI A BS COCI A B S CO0 0 00 0 10 1 0 0 1 10 01 01 00 11 0 01 0 11 1 01 1 1 1 0 0 1 0 1 1 1 表 3.23.一位全加器原理图： 图 3.34.一位加法器波形图： 大学本科生课程设计10 图 3.45.将整个项目进行保存，并将文件进行包装设为模块。3.3.3 8 位全加器的设计1. 8 位加法器原理图： 图 3.5大学本科生课程设计112. 8 位加法器的波形校验图： 图 3.63. 这样 8 为加法器就设计完毕了。大学本科生课程设计12结 论通过本次课程的学习，让我了解了 EDA 技术和软件 Quartus的使用。本次课程的内容是让我们运用 Quartus软件设计一个 8 位全加器，我使用的是原理图设计法。首先我通过看 word 课件了解了 Quartus软件的使用，然后运用原理图设计法设计了一个小程序。通过这样的一个小程序，使我更加了解了Quartus，例如如何编写原理图，之后如何进行仿真验证原理图设计的是否正确，这些都为我以后的