2017年广西桂林电子科技大学通信电子电路及EDA技术A考研真题A卷

1、2017年广西桂林电子科技大学通信电子电路及EDA技术A考研真题A卷一、选择题（每题2分，共20分） 1. 在并联谐振回路两端再并联一个纯阻性负载，回路的Q值会（ ）。A、增加 B、减小 C、不变 D、不确定 2. 多级单调谐高频放大器的矩形系数不可能是（ ）。A、4.7B、3.4C、3.2D、2.23. 设计良好的以下功放电路，最大功率效率最高的是（ ）。A、A类 B、AB类 C、B类 D、C类4. 高频功放状态中，适合做发射机末级的状态是（ ）状态。基极调幅时，高频谐振 功率放大器工作在（ ）状态。A、临界、欠压 B、临界、过压 C、欠压、欠压 D、过压、过压5. 判断高频振荡器是否满足振

2、荡条件，首先要检查的是（ ）A、振幅起振条件 B、相位起振条件 C、振幅平衡条件 D、相位稳定条件 6. 下列振荡器中，频率稳定度最高的是 （      ）。A、西勒振荡器       B、克拉泼振荡器      C、晶体振荡器     D、电感反馈振荡器7. 在FM无线广播系统发射端的调制过程中，播音员的声音通过麦克风转换成的语音信号是（ ），最后通过天线发射出去的是（ ）。A、载波，

3、调制信号 B、调制信号，已调信号 C、已调信号，载波 D、调制信号，载波8. 下列说法错误的是（ ）A、包络检波器能解调所有的AM信号；B、叠加型同步检波器能解调AM、DSB、SSB信号；C、乘积型同步检波器能解调AM、DSB、SSB信号；D、检波器属于频谱的线性搬移过程。9. 单一频率调制信号的幅度是U、频率为时，调相波的最大频偏为，当调制信号的频率变为、幅度变为2U时，调相波的最大频偏变成原来的（ ）倍。A、0.5 B、1 C、2 D、410. 具有自限幅能力的鉴频器是（ ）。 A、振幅鉴频器 B、相位鉴频器移 C、比例鉴频器 D、相乘积鉴频器二、计算题（每题10分，共30分） 1. 小信

4、号LC谐振放大器如下图所示，其谐振频率为10MHz，理想变压器T的初次级匝数相等，谐振元件L、C的损耗皆不计，负载电阻，晶体管的Y参数为：，为旁路电容或耦合电容。（1）画出此放大器的高频交流等效电路； （2）画出此放大器的微变等效电路；（3）计算LC谐振回路的总电导； （4）计算此放大器电压增益。 2. 如图所示中放、检波电路，输入信号回路为LC并联谐振电路，谐振频率，回路自身谐振电阻，检波器负载，。若检波二极管D为理想二极管，电流源，求：（1）求包络检波电路的输入电阻；（2）求检波效率由；（3）包络检波器输入电压的表达式；（4）负载电阻两端电压的表达式。3.调角信号。试计算：（1）瞬时相位；

5、 （2）最大相移； （3）瞬时频率；（4）最大频偏； （5）信号带宽B； （6）此信号在单位电阻上的功率P。三、 选择题（每题1分，共10分）1下面属于Verilog HDL线网型变量的是（ ）A、 reg B、 integer C、 time D、wire2下列不属于常用贴片电阻封装的是（ ）A、 0402 B、 0805 C、 1206 D、 09033Verilog HDL中的赋值语句有阻塞和非阻塞赋值语句，always块组合逻辑电路设计中一般采用（）A、 阻塞赋值 B、非阻塞赋值 C、两种语句混合 D、两种语句都不用4Verilog HDL的单行注释符号是( )A、% B、/ C、/*

6、 D、/5常用的“DIP8”封装，第一脚与第二脚之间的间距为( )A、2mm B、1.5mm C、100mil D、150mil6如右图中“桂林电子科技大学”字样属于电路板（）层A、toplayer B、topoverlay C、topsolder D、toplayer7右图中正央芯片的封装为（）A、PLCC100 B、TQFP100 C、DIP100 D、SOL1008下图中正中央芯片的型号为“EP1C3T100C8N”其中“C8”的含义为A、芯片中有8个LAB单元 B、芯片中有8个IO配置模块 C、芯片的门延迟为8nS D、芯片数据总线宽度为8位9在进行PCB设计时，下面那个层定义了印制板

7、的外围大小：A、keepoutlayer B、multilayer C、topoverlay D、bottomlayer10当下载程序到FPGA中，是将数据写入到FPGA的（）A、SRAM B、EPROM C、E2ROM D、FLASH四、填空题（每题1分，共10分）1多条块赋值语句一般以关键词begin开始，以关键词 结束。2状态机按信号输出方式分，有米利型和 型两种。3阻塞赋值语句的操作符是 ，非阻塞赋值语句的操作符是 。4对于“a=b?d:c”，若b=1b0,d=1b1,c=1b0，则a= 。5Verilog HDL中对于边沿的描述，用关键词posedge描述上升沿，以关键词 描述下降沿

8、。6函数内部可以调用函数，函数的返回值有 个。7Verilog语言以关键词定义常数。8Verilog中1位逻辑变量的可能取值有0、1、 和X。9Verilog中与非门的门级原语。10Verilog的连续赋值语句以关键词开始。五、阅读以下程序并回答问题（每空1分共10分）1阅读程序填空（4分）module negation(); reg 3: 0 rega, regb; reg 3: 0 bit1,bit2; reg log1,log2; initial begin rega = 4'b1011; regb = 4'b0000; end initial fork #10 bit1

9、 = rega; #20 bit2 = regb; #30 log1 = !rega; #40 log2 = !regb; #50 $finish; joinendmodule程序运行后bit1= ，bit2= ，log1= ，log2= 。2阅读程序填空(4分)module MULT4B(R,A,B); output7:0 R; input4:1 A,B; reg 7:0 R; integer i; always(A or B) begin R=0; for (i=1;i<=4;i+) if(Bi) R=R+(A<<(i-1); end endmodule 若A= 4

10、9;b1011，B= 4'b1010，程序运行第1次循环后 R= ，第2次循环后 R= ，第3次循环后 R= ，第4次循环后 R= 。3阅读程序填空(2分)always ( posedge clock)begin reg1<= in1; reg3<= reg1;end已知in1=1b1，reg1=1b0，reg3=1b1，则经过1个时钟上升沿后：reg1= ,reg3= 。六、根据要求完成程序设计（20分）1已知一4选1数字选择器门级电路图如下，根据要求完成程序设计。(10分)module mux4_to_1(y,d0, d1, d2, d3, s0, s1); ;/声明y

11、为输出端口 ;/声明d0,d1,d2,d3为输入端口input s0, s1;wire y0,y1,y2,y3;assign y0=(s1&s0&d0);assign y1= ;assign y2= ;assign y3=( ) ;assign y=y0|y1|y2|y3 ; endmodule2.仔细阅读下列四进制加法计数器程序，完成填空。(10分)module fsm (Clock, Reset, A, F, G);input Clock, Reset, A;output F,G; ;/声明F G为寄存器变量 ;/声明寄存器变量stateparameter Idle = 2b00, Start = 2b01Stop = 2b10, Clear = 2b11;always ( )/在Clock上升沿 if ( )/Reset为低电平 begin state <= Idle; F<=0; G<=0; end else case( ) idle: begin