Maxplus_Ⅱ基本操作方法

1、图形输入法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知 识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、 硕件语言等新知识。MAX+plusll提供了功能强大，直观便捷和操作灵活的原理图输入设计功能， 同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非 门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器 件），以 及功能强大，性能良好的类似于IP Core的巨功能块LPM库。但更为重要的 是,MAX,plusll还提供了原理图输入多层次设计功能，使得用户能设计更大规模的 电路系统，以及使用方便精度良好的时序仿真器。以传统的

2、数字电路实验相比为例，MAX+plusll提供原 理图输 入 设计功能具有显著的优势：* 能进行任意层次的数字系统设计。传统的数字电路实验只能完成单一层 次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；* 对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度 达0吟因此能发现一切对系统可能产生不良影响的竞争冒险现象；通过时序仿真，能对迅速定位电路系统的错误所在 ，并随时纠 正；* 能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文 件；* 通过编译和编程下载，能在FPGA或CPLD±对设计项目随时进 行硬件测 试 验证。* 如果使用FTOA和配置编程

3、方式，将不会有如何器件损坏和损耗； 符合现代电子设计技术规范。传统的数字电路实验利用手工连线的方 法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按 电路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布 电感和电容效应以及电磁兼容性等等十分重要的问题。IA1 Lux II Pile LXXL pi Optiaip 12 3rkf '图A3-1进入Max+plusll，建立一个新的设计文件肿 j Graphic tditoi tii | . 0d f d 广 Symbol Ed*o« hie 产TeMtEJtoc 广 Saveform Edit

4、or fJe以下将以一位全加器的设计为例详细介绍原理图输入设计方法，但应 该更 多地关注设计流程，因为除了最初的图形编辑输入外，其它处理 流程都 与文本 （如VHDL文件）输入设计完全一致。1位全加器可以用两个半加器及一个或门连接而成，因此需要首先一个半加器的 设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤， 其主要流程与数字系统设计的一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VTOL的文本输入设计方法的流程也基本与此相同。步骤1 ：为本项设计建立文件夹任何一项设计都是一项工程（Project）,都必须首先为此，程建立一个放置与此工程相关的所有文件

5、的文件夹，此文件夹将被EDA软件默认为工作 库（W3kL】b “ry ） o 一般不同的设计项目最好放在不同的文 件夹中，注意，一个 设计项目可以包含多个设计文件，例如数字频率计。7JK yum I I由此可输入所需的荒件名-SDAND2 （2输入与门）、 DFFCD 触发器）、GMD （地 冬麦）、VCC INPUT I 翰/弓脚） 输出引脚）、基本逻辑元件库，如与门.D触友器等宏功能元件库，如B7416K 74138等每数可设址功能元件库* SaLPMj 1基本逻辑元件库中的元件图A3-2元件输入选择窗、OWUTC假设本项设计的文件夹取名为MY-PRJCT在E盘中，路径为：E:MY_PRJ

6、CTo文件夹不能用中文。步骤2：输入设计项目和存盘1、打开Mux+plusl 1 ,选菜单File > New （图A3T），在弹出的File Type窗中选原理图编辑输入项Graphic editor File，按OK后将打开 原理图编 辑2、在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择选择此窗中的输入兀件项Enter Symbol,于是将跳出如图A3-2所75的输入 元件选择3 '用鼠标双击文件库"Symbol Libraries 中的e: maxplu2max21ibprim项在 Symbol Files中即可看到基本逻辑兀件中用键盘直接输入 所需兀

7、件库prim中的所有兀件5但也可以在Symbol Name名，在按0K键，即可将元件调入原理图编辑窗中。如为了设计半加器，分别调入兀件and2> not> xnor> in put和output （图A33）并连接好。然后用鼠 标分别在in put和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名:a> b、co 和so °4、点击选项File t Save As”，选出刚才为自己的工程建立的目录E:MY_PRJCT,将已设计好的图文件取名为：h_adder. gdf （注意后缀是gdf），并存在此目录内°PINJhlAME-

8、D-PIN. NAK 二&U 向 T尸 “VPiNiiAME图A3-3将所需元件全部调入原理图编辑窗注意，原理图的文件名可以用设计者认为合适的任何英文名（VHDL文本存 盘名有特殊要求），女口 adder.gdf （加法器）等。还应注意，为了将 文件存入自己的E:MY_PRJCT目录中'必须在如图A3-4的Saveas中双击MY_PRJCT目录,使其打开,然后键入文件名,并按0K。韵昌Q刽工傩HR恁每嵯必HS<re AsRleNane |h_dckkf gtfDredayi$:flA6coso图A3-4连接好原理图并存盘注意：原理图画好后，可以建立成一个默认的逻辑符号,F

9、1ie creatdefault symbol,则可以将用户刚刚设计的电路形成一个模块符号h_adder 0口 32寻UAPremie ctJI EC.Vaiv.QjtPlnDtlete File.-B. etr i e*eClcsaS wSave AsSiAeCtrliOCtrl + ?4 rtrliSCtrLIISjat Froj 1c I, zmrt f LiaS &. vd 占 Ch&wk Save 直Cunpil 老SH£& ft. Sanulq. teS awe, Can pii & - S Sim-ul-Archive- 1 e : Xm

10、yjij c tSh_pdld.trCtrl+-Sh3 ft+JCtrl*KCtrl*LCUTPSlXftlLC trl*SJi3Cr«at & Da f«ult Synbal JU1 it5512, e : k30den >?4iid«r addlcrSb3 1J: Vcdwri 11 iiflOd. tn«V5eh. Vnul liSxB 电e : cd. vri t i ng*kL0d. Anarch VE_t r t S- ecdiwri t i nBUi-pluG 1£-X曹巧 jgiAh Bdir Ikdd aFfdf

11、 4rb.plkieEdi 1 arPrint-Frint Sot'ip.禹，也 ti+pix ii 7113 Ed. it Viflw Symbol AE*IA lltilrtigierareKy“普心 n=4iril Pinyin N11CtrL+T亡:cd. *Ti 11 y IklOdB 匕dtawr I 二 co图A3-5将当前设计文件设置成工程文件步骤3 :将设计项目设置成工程文件（PROJECT）为了使Max"plusll能对输入的设计项目按设计者的要求进行各项处 理，必 须将设计文件，如半加器ladder, gdf,设置成Proj ecto如果设计项目由多 个

12、设计文 件组成，则应该将它们的主文件，即顶层文件设置成、仿真和测试，也必Project 0如果要对其中某一底层文件进行单独编译 须首先将其设置成Project 0 1u .V ° J a I Sa 氐 caQiJTop DFWiBraidhXe1:DeviceFamFLEX 1 OKCancelDevices:IEPF1OK1OLC84 4AyloAUTODiffvjiceEPF10K10LC84-4EPF10K10LC843EPF10K10U84-4MigiiaticinDBviceEdit Chips »F Show Only Fastest Speed Gradesr

13、 1 4antain Current Synthesis Regardess of Device or Speed Grade图A3-6选择最后实现本项设计的目标器件将设计项目（如h_adder.gdf ）设定为工程文件设置成Proj ect有两个途 径:1、如图 A35 '选择 File > Project u Set Project to Current FUe，即将 当刖设计文件设置成Proj ecto选择此项后可以看到图A3-5所示的窗口左上角 显示出所设文件的路径。这点特别重要，此后的设计应该特别关注此路径的指向是否正确!2、如果设计文件未打开,可如图A3-5所示，选F

14、ileProject >Name，然后在跳出的Project Name中找到E: MY_PRJCT目录、在其File/J中双击adder, gdf文件，此时即选定此文件为本次设计的工程文 件（即顶层文件）了。步骤4 :选择目标器件并编译为了获得与目标器件对应的，精确的时序 仿真文件，在对文件 编 译前必须选定最后实现 本设计项目的目标器 件，在Max+plusll环境中 主要选Altera公司的 FPGA 或CPLDo“叶 1- 9 J!-<swr rxlracloraIOJk图A3-7对工程文件进行编译、综合和适配等操作首先在Assign选项的下拉菜单中选择器件选择项Device

15、,其窗口如 图A3- 6所不°此窗口的DeviceFamily是器件疗；列栏，应该首先在此拦中选定目标器件对应的序列名，如EPM7128s对应的是MAX7000S系歹J ； EPF10K10对应的是FLEX10K系列等 ° 为了选择 EPF10K10LC84-4 器件应）kHt匕栏下方标有 Show only Fastest Speed Grades 的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按0K键。最后启动编译器，首先选择左上角的MAX.plusIl选项，在其下拉菜单中选择编译器项Compiler （图A3-7）,此编译器的功能包括网表文件提取、设计文件排

16、 错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文 件装配等。点击Start,开始编译！如果发现有错，排除错误后再次编译步骤5:时序仿真 接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下:1、建立波形文件。按照以上步骤2”，为此设计建立一个波形测试文件。项，打开波形选择File项及其New,再选择图A5T右侧New窗中的Waveform Edi ter.编辑2、输入信号节点。在图A3-8所示的波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号节点项Nodes from SNFo在弹出的（图A3-9）中首先点击List键，这时左窗口将列出该项设计所以信号节点。

17、由 于设计者有时只需要观察其中部分信号的波形，因此要利用中间的二”键 将需 要观察的信号选到右栏中，然后点击0K键即可。MU+plus H Eil« 耽 it 些卵No J« As si Utili t i Qpt iliniow HalpDFRef 215- 6nsAlName:Inier t Sode.- -Double-ClickEater Nodes from SffF. iJ期EnsOOOns 600. Ons700. OnsSort NaBes.图A3-8从SNF文件中输入设计文件的信号节点凰育Ref：同百冠粹鱼理固日凹妙窗瓦箴跑临ta啕二募翠I rvr*l T

18、irnfl- h7S HnsIni' R IVR 、 I-4PINam aBattr TVs frea SIT800.0nsAyadaUe Nnde g Groups:Sdected Misdes & Groqps :bill»(01d.Dlbjiidi)ini io)co (0)iinR Preserve EKisbrg Nodes图A3-9列出并选择需要观察的信号节点岂 KAK4RLU. 2 II Eile £dil Vie* KcdeUtili liesliniw Eel : PD售IH剑一悬匪i删血.禺屈园曲可/J End. 1 | Ij - OnS

19、tart. 195. 0ni£Name* Value :100 Ong 2D0. Dns 3D0. Cns 4iSn&p to Grid“Show GridCtrH-ShiUZAT Ltbr uri at.Color P-iltA .LICbfiEft Sa tupaDO. Dns 900 Oni 1. C图A3-10在Options选项中消去网格对齐Sn叩to Grid的选择（消去勾）3、设置波形参量。图A3J0所示的波形编辑窗中已经调入了半加器的所有节点信号，在为编辑窗的半加器输入信号&和b设定必要的测试电平之前，首先设 定相关的仿真参数。如图A3To所不，在Op

20、tions选项中消去网格对齐Snap to Grid的选 择（消去勾），以便能够任意设置输入电平位置，或设置输入时钟信号的周期。4、如图A3-11所示，设定仿真时间宽度。选择File项及其End time选项，在End t ime选择窗中选择适当的仿真时间域，如可选34us （34微秒），以便有足够长的观察时间。5、加上输入信号。现在可以为输入信号&和b设定测试电平了。如图A3- 12 标出的那样，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试S0和 C0输出信号0Daectory is: e:my_pnictHV+plui II Filt Edi t Vi tv 丛虹炉 U

21、lili ti ta Ojhtiou lindl< KelpProjectRef|215I Interval :-16. 6nsCtrHODelete File.Re”】丝 CloseCtrl+F4CtrHSImport Victor .如 t400. Ons 500. 0n&EOD. Ons 7D0. Ons图A3-U设定仿真时间宽度(UXA-plui II File W1 Ti» Mod* At sAgn Utili ti«t Dpli &bs TindArf H«lp凹杏刃社匣后曰助祐圉Wi'enfi M笔庄谧、Stg1

22、7;1<1 End 13 37U$IriViva* 11i o< Ls I Bus 2 Ous 2 5us 3 0u£ame V Q-克设放大挑小此选项 输入信 号节点5u$ 5 0u$ 一 DOOO , >000000(WvV% v>av贼值F>WffiT赋值不定（t；E 赋值高阻态迄' 赋值取贬时钟 周期赋值 总周酿序赋值 总线骚值FS碱态赋值出 值钮 将某I总宵了设定此 段波球文寸高 电，用鼠标播 M，再按左侧 的T键基唯与鼠 标间的时间 间隔,由此 町是性观试 波形间的延 时图A3-12为输入信号设定必要的测试电平或数据Fie:fes:h

23、 adder- SCSscfQirectoiriDrives:Automaljc Extemion :1J zdCanwlOK图A3-13仿真波形文件存盘iu Tioi nc Sintd. all onSimulation Input h adder.scfSimulation Time： 0.0nsPause |Sjop | Open SCF |Start |图A3-14运行仿真器Ref: 991. Dns* " | rlnne: 1. DD4umJIlMEERirilj 口阴991.0nsNameus 1.1us100.0ns 200.0ns 300.0ns 400 0ns 60

24、0.0ns 600 Ons 700 Ous 800 0ns 900 On 1.,Value;111 A 1£ i Lasoco图A3-15半加器h_adder. gdf的仿真波形6、波形文件存盘。选择File项及其Save as选项,按0K键即可。由于图A3-13所示的存盘窗中的波形文件名是默认的（这里是h_adder. scf ），所以直接存盘即可。7、运行仿真器。选择MAX+plusll项及其中的仿真器Simulator选 项，点击 跳出的仿真器窗口（图A3-15）中的Start键。图5T5是仿真运算完成后的时序波形。注，刚进入图A3-15的窗口时，应该将最下方的滑标拖向最左侧，

25、以便可观察到初始波形。8观察分析波形。通过分析，图A3-15显示的半加器的时序波形是正确的。还可以进一步了解信号的延时情况。图A3-15右侧的竖线是测试参考线，它上方标出的 991. ns是此线所在的位置，它与鼠标箭头间的时间差显示在窗口上方的Interval小窗中。由图可见输入与输出波形间有一个小的延时量。Ki er « : cliy Displ b Graphic Editor SymKol E 占 it 筑Edi t orEdi torflowplan Editor 1_JDktsoasci1 Delay Matrix :Ser5DMi 谭 ionLig 1-! x|Hlimi

26、ng An-al*erProgrimerN»x- x* «g« ProctssorsoMt> coJiioscoso15. Ins15. 4ns15. 9ns15. 9hSBOO.Dres Assi grL 血databaseluilderHode Name |soChip Name:Chip Resourcea PM： 08LC/IOC/ECLAfi/EAB:Anywhere on this Chip借2奠a I 广 Row: I 广 Coluron:丽明ireE b > tfhlp A h_addei; Input Pin = 6 co >

27、chip trndder; Output Pin » 17DKClo$eSearch.Assign Device Show ByriedAssignmentsSort ByQ Node Name .1AssigoHfiggAssf图A3-16打开延时时序分析窗Window HelpT op of Hierardy: eAmyAprjcAhAackfef gdl图5-17半加器引脚锁定为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器，方法是选择左上角的MAX+plusl 1项及其中的Timing Analyze!选 项，点击跳出的分 析器（图A3-16）中的Start键,延

28、时信息即刻显示在图表中。其中左排的列表是输入信号，上排列出输出信号，中间是对应的延时量,这个延时量是精确针对EPF10K10LC84-4器件的。9、包装兀件入库。选择File项的Open n选项，在Open n中先点击原理图编辑文件项 Graphic Edi tor Files，选择 h_adder. gdf,重新打开半加器设计文件,然后如图A3-5选择File中的Create Default Symbol项，此时即将当前文 件变成了一个包装好的单一元件，并被放置在工程路径指定的目录中以备后用。步骤6：引脚锁定如果以上的仿真测试正确无误，就应该将设计编程下载进选定的目标器 件中， 如EPF10

29、K10,作进一步的硬件测试，以便最终了解设计项目的正确性。这就必须根据评 估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚， 以便能够对其进行实测。这里假设根据实际需要，要将半加器的4引脚a、b、c。和s。 分别与目标器件EPF10K10的第5、6、17和18脚相接，操作如下：1 '选择Assign项及其中的引脚定位Pin'Locat ionChip选项'在 跳出的（图A3-17 ）中的Node Name栏中用键盘输入半加器的端口名，如a、b等。如果输入的端口名正确，在右侧的Pin Type栏将显示该信号的属性。PartitionerFit t

30、erProgramVerifyMBFdTftra SvtBpExaminer SecurityHardware Type:Device:File： IhG Address-Timing SNF ExtractorMsslerBlastef (COM) LP6 + PL 刖 HJ _Checksum:P allelILPT1: |OKJ-|noitio050an Editor图A3-18设置编程下载方式2、在左侧的Pin 一栏中，用键盘输入该信号对应的引脚编号，如5、6、17等，然后按下面的Add键。如图A3-17所示分别将4个信号锁定在对应的引脚 上，按0K键后结束。3、特别需要注意的是，在锁

31、泄引脚后必须再通过MAX+plusll的Compiler选项，对文件从新进行编译一次，以便将引脚信息编如入下载文件中。步骤7:编程下载 好，打开电源:首先将下载线把计算机的打印机与目标板（如开发板或实验板）连接1、卜载方式设左。选择MAX+plusl 1项及其中的编程器Programmer选 项,跳出如 图A3-18左侧 所不的编程器窗口 ,然后选择0Ptions项的Haidware Setup硬件设置选项'其窗口如图A3T8左侧所不。在其下拉菜单中选BvteBlaster （ MV）编程方式。此编程 方式对应计算机的并行口下载通道MV”是混合电压的意思，主要指对ALTERA的各类芯核

32、电压（如5V、3. 3V、此项设置只在初次装软件后第2. 5V与1. 8V等）的FPGA/CPLD都能由此F载一次编程前进行，设置确定后就不必重复此设置了ExamineProgramIcmicFilterlimingSNFExti actor编程配宜文件.后履是$ OFAssemblEr加9卬小ib r0 1Checkn . Fiile : haddnr- suff Device :EFTIOKIOLCO I000D4DB6rcirl of编程配澄下裁缝ff-nk Check£onti gure |Altplfts IIUBfer型 j ) I orAjuratwnSlop Open

33、 SCF图A3-19向EPF 1 OK 10下载配置文件2、下载。如图A3-19,点击Configure键，向EPF10K10 K载配置文件，如 果连线无 误，应出 现图A3-19报告配置完成的信息提示。到此为止，完整的设计流程已经结束。VHDL文本输入的设计可参考这一流程。Enter SyabolSymbol Name- eAn*_prictVMegaWiiardPlug-In Managtr. coSymbolDricte : mao<pliJs2*nftaM21itjr kprim e : maxplus2knnaK21ibmfe:ma«plu$2miaK2 libnne

34、gdjpmDirectory is : e;m_prictSymbol Files:Directoiies:gadder图A3-20在顶层编辑窗中调出己设计好的半加器元件步骤8设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计和功能检测，并被包装入库。 现在利用已设计好的半加器，完成顶层项目全加器的设计，详细步骤可 参考以上设计 流程：1、仿照前面的步骤2”，打开一个新的原理图编辑然后在图A3.20所示的元件输入窗的本工程目录中找到已包装好的半加器元件kadder,并将它调入原 理图编辑中。这时如果对编辑窗中的半加器元 件h.adder双击，即刻弹出此元件 内部的原理图。如图A3-20

35、所示。2、完成全加器原理图设计（图A3-21），并以文件“ f_adder. gdf存在同一目录3、将当前文件设置成Project,并选择目标器件为EPF10K10LC84-4 。4、编译此顶层文件Ladder, gdf,然后建立波形仿真文件。5、对应Ladder, gdf的波形仿真文件如图A3-22所不,参考图中输 入信号cin、bin和输入信号电平的设置,启动仿真器Simulator,观察输出波形的情况。6、锁定引脚、编译并编程下载，硕件实测此全加器的逻辑功能。u3ainbinU1adder co socin：A：B.9鼻u2k u 2一Jrn cowtNameC biniA- ainsum0 coutValuaJ c0105.Ous17.0us8.Ous9.Ou图A3-21在顶层编辑窗中设计好全加器14.0usus2.