TFT原理及制程简介new

1、1tft元件結構及原理tft廠生產部array課教育訓練教材吳英明 編製2tft-lcd的面板構造3g1g2g3gmgm-1s1s2s3sn-1 snsource 線儲存電容gate 線液晶電容tftarray面板說明comitoclc4單一畫素結構aabbaatft儲存電容(cst)bbgdslw5g1g2g3gmgm-2gm-1s1s2s3sn-2 sn-1 snarray 面板示意圖6 1.因tft元件的動作類似一個開關(switch)，液晶元件的 作用類似一個電容，藉switch的on/off對電容儲存的 電壓值進行更新/保持。2.sw on時信號寫入(加入、記錄)在液晶電容上，在以外

2、 時間 sw off，可防止信號從液晶電容洩漏。3.在必要時可將保持電容與液晶電容並聯，以改善其保持 特性。保持電容tft元件加入電壓液晶7 1.上圖為tft一個畫素的等效電路圖，掃描線連接同一列 所有tft閘極電極，而信號線連接同一行所有tft源極 電極。2.當on時信號線的資料寫入液晶電容，此時，tft元件成 低阻抗(ron)，當off時tft元件成高阻抗(roff)，可防 止信號線資料的洩漏。3.一般ron與roff電阻比至少約為105以上。掃描線信號線ronroff液晶保持電容gds8認識 tftgdsdsg1. tft為一三端子元件。2.在lcd的應用上可將其視為一開關。3.為何要採

3、 inverted staggered 之結構？dsg9tft元件的運作原理(1)vgsvth：訊號讀取dsggdsclccomg gd ds sv vgsgs v vththv vsdsddsgtft元件在閘極(g)給予適當電壓(vgs起始電壓vth ,註),使通道(a-si)感應出載子(電子)而使得源極(s)汲極(d)導通。 【註】：vth 為感應出載子所需最小電壓 。 10tft元件的運作原理(2)vgsvth則on,當vgsvth則 off。11tft元件的運作原理dsgvdsidsvgsvthvgs=vth+2vgs=vth+4vgs=vth+6vgs=vth+8線性區飽和區vgdv

4、th一 vgsvth：形成感應通道ids=1/2uncox(w/l)(vgs-vth)vds-vds2三 vgsvth&vgdvth：進入夾止區(在 drain側通道消失)ids=1/2uncox(w/l)(vgs-vth)2影響ids之重要參數1. vth2. un：mobility3. cox：gate到channel的電容4. w/l12vg(v)log id01020-10-201.0 x10-111.0 x10-101.0 x10-91.0 x10-81.0 x10-71.0 x10-61.0 x10-5tft之vg v.s. log id圖註：此圖為一特定之vds下所量得1

5、3vcvcomt1vv第一圖場第二圖場一圖框t2vgvidvp(a)驅動波形圖v 1.vg為掃描線電壓，vid為信號線電壓，分別加在tft 的閘極，源極。2.在t1時域(水平選擇期間)tft on，畫素電極電位vp會被 充電至信號電位vid 。在t2 時域(非選擇期間)tft off， 在off的瞬間，vp會下降v，此v的大小與tft元件 的閘極與汲極間的寄生電容cgd有關，因此在設計與製 程元件時盡量避免寄生電容的產生。14(b)電路圖vgvpcgdcgscstclcvcomvid 1.v的大小關係如下: cgd:閘極與汲極間電容 clc:液晶電容 cst:保持電路2.此下降電壓v與影像信號

6、的極 性無關，永遠比畫素電位vp 下 降此一電壓值。因此，只要將彩 色濾光片的共用電極電位vcom設 定成相對於信號線的中心電壓vc 低一偏移值v，便可以使加在 畫素電極上的電壓成為正負對稱 的波形，使直流位準的電壓降誤 差到最小值。15儲存電容aaaavgvsv目的：降低tft關閉時，因cgs所引 起的 畫素電壓變化(voltage offset)。畫素電壓source 線gdsgate 線cstclccomvgvscgs161. 臨界電壓：vth2. 電子遷移率(mobility)：un vp=une3. ion/ioff4. 開口率(aperture ratio) (1)tft；(2)g

7、ate&source 線；(3)cst； (4)上下基板對位誤差；(5)disclination of lc5. 因cgs產生之dc voltage offset6. 訊號傳輸時的時間延遲(time delay)及 失真(distortion)tft-lcd關於array之重要參數17gate driversource driverarray面板訊號傳輸說明18array製程及設備tft廠生產部array課教育訓練教材吳英明 編製19tft array組成材料mask 1-gegate 電極cr mask 3-pe畫素電極itomask 5-sdsource/drain 電極cr/al

8、/crmask 2-se通道與電極之接觸介面 (n+)a-si：h mask 2-se channel( 通道)(i)a-si：h mask 2-segi 層(gate 絕緣層)sinxmask 6-dc保護層sinx mask 4-chcontact hole20mask 1：ge (gate電極形成)aa1. 受入洗淨spc(島田)2. 濺鍍cr (4000a)ulvac/akt3. 成膜前洗淨spc/芝蒲4. uv處理東芝5. 光阻塗佈/曝光/顯影tel/nikon 6. 顯影檢查/光阻寸檢nikon/hitachi7. 硬烤光洋8. cr taper蝕刻(wet)dns9. 光阻去除d

9、ns10.製程完成檢查 kla/orboaa21mask 2：se (島狀半導體形成)aaaa1. 成膜前洗淨 spc/芝蒲2. 成膜sinx barlzers3. 成膜前洗淨 spc/芝蒲4. 成膜sinx/a-si/n+si barlzers 5. 光阻塗佈/曝光/顯影 tel/nikon 6. 顯影檢查 nikon/ hitachi7. 蝕刻(dry) tel/psc8. 光阻去除 dns9. 製程完成檢查 kla/orbo22mask 3：pe (畫素電極形成)aaaa1. 成膜前洗淨spc/芝蒲2. 成膜itoulvac3. 光阻塗佈/曝光/顯影tel/nikon 4. 顯影檢查/光

10、阻寸檢nikon/hitachi5. 蝕刻(wet)dns6. 光阻去除dns7. 製程完成檢查 kla/orbo23mask 4：ch (contact hole形成)1.array 6道mask工程中唯一沒有 成膜製程2.蝕刻gi層(sinx)，定義出不同層 金屬間的連接區 aaaa1. 光阻塗佈/曝光/顯影tel/nikon 2. 顯影檢查/光阻寸檢nikon/hitachi3. 蝕刻(dry)tel/psc4. 光阻去除dns5. 製程完成檢查 kla/orbo24mask 5：sd (source及drain電極形成)aaaa1. 成膜前洗淨spc/芝蒲2. 成膜cr/al/crul

11、vac/akt3. 光阻塗佈/曝光/顯影tel/nikon 4. 顯影檢查/光阻寸檢nikon/hitachi5. 蝕刻上層cr(wet)dns6. 硬烤光洋7. 蝕刻al(wet)dns8. 硬烤光洋9. 蝕刻下層cr(wet)dns10.蝕刻n+si(dry)tel/psc11.光阻去除dns12.製程完成檢查 kla/orbo25mask 6：dc(保護層形成)aaaa1. 成膜前洗淨spc/芝蒲2. 成膜sinxbarlzers3. 光阻塗佈/曝光/顯影tel/nikon 4. 顯影檢查nikon/hitachi5. 蝕刻(dry)tel/psc6. 光阻去除dns7. 退火光洋tft

12、元件製程結束 , 後流至array tester 26repair ring的配置source driver27repair ring的目的：repair source 線開路source driver28靜電保護：避免因gate與source電極的電壓差，而對tft產生不良的影響，達到靜電保護的目的。source drivergate driversource 線或gate 線short ring尖端放電說明：source 及 gate皆以 short ring之電位為參考電位。29array製程1. ge製程璃板玻基gate成膜cr:4000gate蝕刻cr:4000閘極(gate):40002. se製程gi(l)成膜sinx:2000gi(h)成膜sinx:2000閘極絕緣層(sinx):2000+2000a-si成膜a-si:1500半導體層(a-si):1500n+成膜n+ :300se蝕刻3. pe製程ito成膜ito:1000ito蝕刻ito:10004. ch製程5. sd製程sd成膜cr+al+crsd蝕刻cr+al+crbce蝕刻 6. cd製程sinx成膜sinx:5000 sinx蝕刻sinx:5000保護層(sinx):5000完成!後流至array tester工程cpt工埸 2樓 block layout 圖tft