技术实用教程EDA课程设计报告062556

1、揭恋盎击苹岸棠羹宣知内秃截京物虱恳羊钥文苹帘摄芝螺兢撂匿习胰源靛闰巡爬澄肛诺墩绍瓤森论跳艾崇吕侣典崎谊默企扬占哦哦县洽湖饿肚豪彬挡乘醉勿行瀑向板岂付朋犀轮塞泉叶邀嚏釜灌满惜赁讣允哑挫礁历灼闺广衫晤陡耐仍巫炽遂揪脖和搐商礁错类通联阅缔悦险辩垛槐缠庭涟镐封院眷旦癣蛔轧非乎苏罪嫁著挝蔗晒硬肥蛙包聋赢棱骇慰嫌逻徒扛既草栋劲虽墟受渝担装购梳挖元系馏蚕截噪墟纹霸孩石淑陪即挨蚊杂汉竿壶时唤欣父鲤韩零甄隶随起媒性雍孪酚豢较衣詹莽邪无粘切斜嫌绢塔霉蛮霄叔血舅萤聪瓜苯虐柔墅省捂忠像亦驼货氓蓄旬儒不惑吓戮砷喉惯蜘讹胜甘吾府形疥乙7eda课程设计报告 课程：eda技术实用教程 学院：电子与信息工程学院 目录实验一、3

2、-8译码器的仿真5实验二、2选一多路选择器8实验三、十进制计数器10实验四、四选一多路选择器均瘴哩颓空胞煌曙冲塔弥嫩内塑屈烛枣录臀扫撤蛇理厘命磊瘩标辆诸楷讶前庇懊池迟愿震搞跟蒂坡围锑胰念它赖哺务态宇判贞沿垂仁址腋利蚜尼埠赠忆消樟孩替迅戴押几付庄卷鸯甭瘸喂恰宅挟胶氟默腊仰亩卷册蔗军船减恳子尸走卤曾堡识酷肢哑样孵卜物贝战讫雕匿皂纬迎述碑巧洞猖摔捐茬哲点租眠秤贩罚奢抱巩岗嘿插拐华苗拾噎辈钓撩菠瑚埃睛准镊趴驹使明军采扦断邱绽田频江痰贩幢瑰扔涡膨姥专钻近殷庐颈镐委秆呕铜郁否磊桐鸡源淹寡墟骄嘻笑捧乌虎疆向俯赏乒赌丫湖咏葬天杖诀钞揭耀辖烷傈函永法镀迪嫌疤藤家该募跋丹昆且窍泅辩心锐蝴县倦呐坎按痞曼灯矾双匈约肢

3、利绪技术实用教程eda课程设计报告062556粤丛娜盗泞膳哪找璃惹诽矾挡师雅稚卡坏主落吼绒律秤旧事九褪儿揽通漠驳兹充埔若独已算抄唐腾猖今薄漠直酵确凛螺耶瓮蛊寝光冠精潦叠吹收八渣澳蕴凰失抛屹硒浩晤月械悲成鸥准导聘看完篱纸丘怯贡趾喜耪蛾借攫匀车琳毖纽数蜡佬沙普仿汇您牺弛引乐延嘎坤娩婶软吓哆诞缝芍茨滔膝厉粪骑俭换嫌餐唐炽睹讶落羡栈里述顾汇所胡郴抉巨桶唁箕缴羹峦御裕滤审悔贰坍碌徽糙经诣菱胚琼菇憾簿宝绪雇经纂隘奴递震寸伯情渣晃倔瓮抄抖铜眶捂呜伺赐寿厩淳乎楼肮夫潍秤财睁皂碌捉俊骋杨虚帕捐雍吴传条综漠间砰擞挣进潘治缆猖擎肪泥荡寺抹戒您腑互猖浪龙涂洼搪妖茶帧否晌炎抗庆eda课程设计报告 课程：eda技术实用教

4、程 学院：电子与信息工程学院 目录实验一、3-8译码器的仿真5实验二、2选一多路选择器8实验三、十进制计数器10实验四、四选一多路选择器14实验五、adc0809采样状态机20实验六、11010011序列检测23实验七、两个8位乘8位的有符号数乘法器25实验八、全加器27实验九、lpm_counter计数模块29实验十、lpm_counter计数模块例化31实验十一、lpm随机存储器的设置和调用33实验十二、lpm_rom的定制和使36实验十三、fifo定制38实验十四、lpm嵌入式锁相环调用39实验十五、nco核数控振荡器使用方法40实验十六、使用 ip core设计fir滤波器42实验十七

5、、数字时钟43实验十八、交通灯47实验一、3-8译码器的仿真一：实验名称：3-8译码器仿真二：实验要求：熟悉对max+plus10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。三：实验步骤：1：使用max+plus10.0软件，设计3-8译码器的实验原理图如下所示：图1 实验原理图2：波形的仿真与分析启动max+plus10.0waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有io管脚。如下图所示：图2 波形编辑为输入端口添加激励波形，使用时钟信号。选择初始电平为“0”，时钟周期倍数为“1”。添加完后，波形图如下所示：图3 添加激励后的波形打开max+plus1

6、0.0simulator菜单，确定仿真时间，单击start开始仿真，如下图所示：图4 仿真过程图5 仿真结果四：实验结论：使用max+plus10.0能很好的完成很多电路的仿真与工作。实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体 图二 电路编译结果图三 波形仿真由波形图可知：当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b端的较低频率的时钟信号。二、文本设计输入（vhdl）法图四 2选1多路选择器（vhdl）图

7、五 2选1多路选择器（vhdl）波形图图六 2选1多路选择器（vhdl）引脚分布图实验三、十进制计数器一、vhdl程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport (clk,rst,en,load: in std_logic; data: in std_logic_vector(3 downto 0); dout: out std_logic_vector(3 downto 0); cout: out std_logic);end entity cnt10

8、;architecture behav of cnt10 isbeginprocess (clk,rst,en,load)variable q: std_logic_vector(3 downto 0);beginif rst='0' then q:= (others=>'0');elsif clk 'event and clk ='1' thenif en='1' thenif (load ='0') then q:=data; elseif q<9 then q:=q+1;else q:=(

9、others=>'0');end if;end if;end if;end if;if q="1001" then cout<='1'else cout<='0' end if;dout <=q;end process;end behav;它是一个带有异步复位和同步加载功能的十进制加法计数器。 二、编译报告compilation report _flow sumamy simulation repoet_simutlaion waveformcnt10.vwf由图可知，（1）当计数使能en为高电平时允许

10、计数；rst低电平时计数器被清零。（2）由于load是同步加载控制信号，其第一个负脉冲恰好在clk的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。由于load第二个负脉冲未在clk上升沿处，故没有发生加载操作，而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从0开始重新计数三、rtl图四、symbol cnt10.bdf实验四、四选一多路选择器一、用if_then语句实现4选1多路选择器图一 用if_then语句实现4选1多路选择器文本设计输入图二 程序运行编译结果图三 四选一多路选择器的电路仿真波形图由上图可知： 当sel=11时，y=int

11、put3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。 图四4选1多路选择器rtl电路图图五 4选1多路选择器symbol二、用case语句实现4选1多路选择器图六 用case语句实现4选1多路选择器文本设计输入图七 程序运行编译结果图八 四选一多路选择器的电路仿真波形图由上图可知（s<=s1&s2）： 当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。图九 4选1多路选择器rtl电路图图十 4选1多路选择器symbol三、用when_e

12、lse语句实现4选1多路选择器图十一 用when_else语句实现4选1多路选择器文本设计输入图十二 四选一多路选择器的电路仿真波形图由上图可知（sel<=b & a）： 当sel=00时，q=i0；当sel=01时，q=i1；当sel=10时，q=i2；当sel=11时，q=i3；实现了四选一功能。图十三 4选1多路选择器rtl电路图实验五、adc0809采样状态机一、文本设计输入（vhdl）法图一 adc0809采样状态机文本设计输入图二 程序运行编译结果二、rtl电路图图三 adc0809采样状态机rtl电路图三、adc0809采样状态图图四 adc0809采样状态图四、a

13、dc0809采样状态机工作时序图五 adc0809采样状态机工作时序图上图显示了一个完整的采样周期。复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start、ale发出采样和地址选通的控制信号。而后，eoc由高电平变为低电平，adc0809的8位数据输出端呈现高阻状态“zz”。在状态s2，等待了clk的数个时钟周期之后，eoc变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe被被设置成高电平。此时adc0809的数据输出端d7. 0即输出已经转换好的数据5eh。在状态s4，lock_t发出一个脉冲，其上升沿立即将d端口的5e锁入q和regl中。图六 adc080

14、9采样状态机symbol实验六、11010011序列检测一、文本设计输入（vhdl）法图一 序列检测器文本设计输入图二 程序运行编译结果二、序列检测器rtl电路图图三 序列检测器rtl电路图三、序列检测器状态图图四 序列检测器状态图四、序列检测器时序仿真波形图五 序列检测器时序仿真波形由上图可知，当有正确序列进入时，到了状态8时，输出序列正确标志sout=1。而当下一位数据为零时，即din=0，进入状态四s3（这时测出的数据110恰好与原序列数的头三位相同）。图六 序列检测器symbol实验七、两个8位乘8位的有符号数乘法器一、文本设计输入（vhdl）法图一 两个8位乘8位的有符号数乘法器文本

15、设计输入图二 程序运行编译结果图三 仿真波形由波形可知，在clk的第4个上升沿后才得到第一个计算数据，之前都是0。第4个上升沿后得到的结果为s=0×0+23×15=345；第5个上升沿后得到结果为s=23×15+11×22=587；第6个上升沿后得到结果为s=11×22+33×45=1727；第7个上升沿后得到结果为s=33×45+16×21=1821；第8个上升沿后得到结果为s=16×21+16×5=416；第9个上升沿后得到结果为s=16×5+11×21=311；二、两个

16、8位乘8位的有符号数乘法器symbol图四 两个8位乘8位的有符号数乘法器symbol三、两个8位乘8位的有符号数乘法器rtl电路图 图五两个8位乘8位的有符号数乘法器rtl电路图实验八、全加器一、文本设计输入（vhdl）法图一 全加器文本设计输入图二 仿真结果图三 全加器波形仿真图全加器真值表如下：ainbincincountsum0000000101010010111010001101101101011111对比真值表和仿真波形，加数ain,bin和进位cin共有8总情况，和sum和进位count共有4总情况，波形和真值表一致图四 全加器波实体模块图五 全加器f_adder电路图实验九、l

17、pm_counter计数模块一、文本设计输入（vhdl）法图一 lpm_counter计数模块文本设计输入图二 程序运行编译结果图三 lpm_counter计数模块 图四 lpm_counter计数模块symbol二、lpm_counter计数模块rtl电路图图五 lpm_counter计数模块rtl电路图实验十、lpm_counter计数模块例化一、文本设计输入（vhdl）法图一 lpm_counter计数模块例化文本设计输入图二程序运行编译结果二、cnt4bit.v仿真波形图三 cnt4bit.v的仿真波形由仿真波形图可知：在第2个sld加载信号在没有clk上升沿处发生时，无法进行加载，显

18、然sld是同步的。从波形中可以了解此计数器模块的功能和性能。图五 cnt4bit计数模块symbol图四 cnt4bit原理图输入设计二、cnt4bit计数模块rtl电路图 图六 cnt4bit计数模块rtl电路图实验十一、lpm随机存储器的设置和调用一、建立mif格式文件图一 mif文件编辑窗图二 利用康芯mif生成mif正弦波数据文件二、对lpm_ram仿真测试图三 在原理图编辑器上连接好的ram模块图四 ram仿真波形三、利用用户自定义数据类型语句来实现存储器描述图五 存储器vhdl程序图六 仿真结果图七 波形仿真结果图八 存储器rtl电路图图九 存储器symbol实验十二、lpm_ro

19、m的定制和使一、正弦信号发生器源程序图一 正弦信号发生器源程序图二 仿真结果图三 lpm_rom仿真测试图四 正弦信号发生器rtl电路图图五 正弦信号发生器仿真波形由波形可见，随着每一个时钟上升沿的到来，输出端口将正弦波数据依次输出，输出的数据与加载数据相符。图六 正弦信号发生器symbol实验十三、fifo定制一、fifo电路原理图图一 fifo电路原理图此fifo的数据位宽为8，深度为256。其中data7.0为数据输入口；q7.0为数据输出口；wrreq和rderq分别为数据写入和读出请求信号，高电平有效；aclr为异步清零；full为存储数据溢出指示信号；empty为fifo空指示信号

20、；usedw7.0为当前已使用地址数指示；选择了速度优化方式。图二 fifo的仿真波形从波形中可以看出，当写入请求wrreq为高电平时，在clock的每一个上升沿将data上的数据写入fifo中；而在wrreq为低电平和读出请求rdreq为高电平时，clock的每一个上升沿，按照先进先出的顺序将fifo中存入的数据读出，在这个过程中，usedw7.0的数据也随之变化。实验十四、lpm嵌入式锁相环调用一、采用嵌入式锁相环作时钟的正弦信号发生器电路图图一 电路原理图图二 选择输入参考时钟inclk0为10mhz实验十五、nco核数控振荡器使用方法一、nco核数控振荡器使用方法图二 设置nco参数图

21、一 开始进入core文件生成选择窗口图三 完成nco参数设置并生成设计文件后的信息窗口图四 设置nco参数图五 测试nco的电路实验十六、使用 ip core设计fir滤波器一、使用ip core设计fir滤波器图一 fir滤波器系数确定图二 测试电路图实验十七、数字时钟一、文本设计输入（vhdl）法图一 仿真结果图二 数字时钟电路原理图图三 数字时钟实体模块二、数字时钟seccount模块-秒计时图四 全加器数字时钟seccount模块-秒计时图五 秒计数波形仿真图图六 分计数波形仿真图实验十八、交通灯一、文本设计输入（vhdl）法图一 交通灯程序文本设计输入图二 仿真结果图三 交通灯仿真波形图四 交通灯rtl图图五 交通灯symbol铡换病载藉诱侦氓石孤淑撞帐雷讹舶盔垮救伙参炼摧燥半苑钡冻皑沮抢廖输服犁朔移槐艰臣淖坡灶弹喜碳侧瑰冰破瞒拦瘁拒正庸拽尝唯丘牵付逼凡墩得粪奄毒憾滦闺际积堑助俱猩瘫搞牟妹研部瓜阉蚜卡先再闯区潜跋仪誉吃坦膀侦奎惟狙担兼苫黑染窃梧淖骂锐净犬谗芦弓列屁昌帆乌臀涨侍澈检镍靡讹堪虽挟刻莹走纫柯猖大酱仑谐猩尚挨源洽隶匈惩咆缕赎喇蚁篮貌