第4章VerilogHDL语言基础

1、1第四章Verilog HDL语言基础2Verilog HDLVerilog HDL是目前应用最为广泛的硬件描述语言。是目前应用最为广泛的硬件描述语言。Verilog HDLVerilog HDL可以用来进行各种层次的逻辑设计，也可以进行数可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。字系统的逻辑综合，仿真验证和时序分析等。 Verilog HDLVerilog HDL适合算法级，寄存器级，逻辑级，开关级、系适合算法级，寄存器级，逻辑级，开关级、系统级和版图级等各个层次的设计和描述。统级和版图级等各个层次的设计和描述。Verilog HDLVerilog

2、HDL进行设计最大的优点是其工艺无关性。这使得进行设计最大的优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。条件，即可设计出实际电路。 3模块化设计理念支持以模块集合的形式构造数字系统。利用层支持以模块集合的形式构造数字系统。利用层次化、结构化的设计方法，一个完整的硬件设计任务可以划分成次化、结构化的设计方法，一个完整的硬件设计任务可以划分成若干个模块，每一个模块又可以划分成若

3、干个子模块，子模块还若干个模块，每一个模块又可以划分成若干个子模块，子模块还可以进一步划分。可以进一步划分。各个模块可以是自主开发的模块，也可以是从商业渠道购买各个模块可以是自主开发的模块，也可以是从商业渠道购买的具有知识产权的的具有知识产权的IPIP核。核。442 VerilogHDL基础知识VerilogVerilog HDL HDL的运算符与的运算符与C C语言的运算符几乎完全相同，但数语言的运算符几乎完全相同，但数据类型是据类型是VerilogVerilog HDL HDL特有的。特有的。在实际应用中，要认真体会、深入理解硬件描述语言与软件在实际应用中，要认真体会、深入理解硬件描述语言

4、与软件编程语言的本质区别。编程语言的本质区别。421 VerilogHDL模块结构模块是模块是VerilogVerilog HDL HDL的基本单元，的基本单元，用于描述某个设计的功能用于描述某个设计的功能或结构以及与其他模块通信的外部端口或结构以及与其他模块通信的外部端口。模块的实际意义是代表硬件电路上的逻辑实体，每个模块都模块的实际意义是代表硬件电路上的逻辑实体，每个模块都实现特定的功能。实现特定的功能。5模块的基本结构6Verilog HDL语言描述模块结构举例VerilogHDLVerilogHDL模块结构完全嵌在模块结构完全嵌在modulemodule和和endmoduleendmo

5、dule关键字关键字之间，包括四部分，即模块声明、端口定义、信号类型说明和之间，包括四部分，即模块声明、端口定义、信号类型说明和逻辑功能定义。逻辑功能定义。71模块声明模块声明包括模块名和模块的端口列表。其格式如下：模块声明包括模块名和模块的端口列表。其格式如下：Module Module 模块名模块名( (端口名端口名1,1,端口名端口名2,2,端口名端口名n)n)； 模块的其他部分模块的其他部分 endmoduleendmodule 模块结束关键字模块结束关键字模块端口列表中端口名的排列顺序是任意的。模块端口列表中端口名的排列顺序是任意的。82端口(Port)定义端口是模块与外界或其他模块

6、进行连接、通信的信号线。端口是模块与外界或其他模块进行连接、通信的信号线。因此，对端口列表中哪些端口是输入端口、哪些端口是输出端因此，对端口列表中哪些端口是输入端口、哪些端口是输出端口要进行明确说明。口要进行明确说明。在在VerilogVerilog HDL HDL中有中有3 3种端口类型；输入端口、输出端口、种端口类型；输入端口、输出端口、双向端口双向端口( (既可用作输入也可用作输出既可用作输入也可用作输出) )。 9）用）用inputinput定义输入端口，格式如下：定义输入端口，格式如下： input input 位宽位宽 端口名端口名1 1，端口名，端口名2 2，端口名，端口名n n

7、；）用）用outputoutput定义输出端口，格式如下：定义输出端口，格式如下： output output 位宽位宽 端口名端口名1 1，端口名，端口名2 2，端口名，端口名n n；）用）用inoutinout定义双向端口，格式如下：定义双向端口，格式如下： inoutinout 位宽位宽 端口名端口名1 1，端口名，端口名2 2，端口名，端口名n n； 使用上述使用上述3 3种定义格式时应注意：种定义格式时应注意： 位宽的说明应遵循位宽的说明应遵循n:1n:1或或n-1:0n-1:0的规则；的规则； 不同位宽的端口应分别定义；不同位宽的端口应分别定义； 位宽说明省略时，默认值为位宽说明省

8、略时，默认值为1 1。103数据(信号)类型说明在模块中用到的所有信号在模块中用到的所有信号( (包括端口信号、节点信号、中间包括端口信号、节点信号、中间变量等变量等) )都必须进行数据类型的定义。都必须进行数据类型的定义。VerilogHDLVerilogHDL中提供了各种中提供了各种信号类型，最常用的是信号类型，最常用的是连线型连线型(wire)(wire)、寄存器型、寄存器型( (regreg) )和参数型和参数型(parameter)(parameter)。数据类型定义的实例：数据类型定义的实例： regreg 4 4：1 1 coutcout； 定义信号定义信号coutcout的数据

9、类型为的数据类型为4 4位寄存器位寄存器( (regreg) )型型 wire awire a，b b，c c； 定义信号定义信号a a，b b，c c为为1 1位连线位连线(wire)(wire)型型 注意：注意：输入端口输入端口和和双向端口双向端口不能说明为寄存器型；端口信号的数不能说明为寄存器型；端口信号的数据类型说明缺省时，据类型说明缺省时，EDAEDA的综合器将其默认为的综合器将其默认为wirewire型。型。114逻辑功能定义 模块中的核心部分是逻辑功能的定义。模块中的核心部分是逻辑功能的定义。VerilogVerilog HDL HDL提供了多种逻辑功能的定义方式，其中提供了多种

10、逻辑功能的定义方式，其中调用逻调用逻辑门元件辑门元件( (元件例化元件例化) )、持续赋值语句、持续赋值语句(assign)(assign)、过程块、过程块(always)(always)3 3种定义方式比较常用。种定义方式比较常用。相对应在模块设计中的相对应在模块设计中的3 3种描述方法：种描述方法：门级描述方式、数据门级描述方式、数据流描述方式、行为描述方式，以及以上混合描述方式流描述方式、行为描述方式，以及以上混合描述方式。121）通过调用逻辑门元件(元件例化)定义通过调用通过调用VerilogVerilog HDL HDL提供的内置逻辑门元件，按照元件模提供的内置逻辑门元件，按照元件模

11、型，进行它们之间的信号连接，完成逻辑电路的结构描述。型，进行它们之间的信号连接，完成逻辑电路的结构描述。采用这种方法可以将传统的电路原理图转换成采用这种方法可以将传统的电路原理图转换成VerilogVerilog HDL HDL文本形式。文本形式。例例1 1： and myand3(outand myand3(out，a a，b)b)例例2 2： and u3(fand u3(f，a a，b b，c)c)；132）用持续赋值语句(assign)定义assignassign语句一般用在数据流描述方式中，常用来描述组合语句一般用在数据流描述方式中，常用来描述组合逻辑电路的功能，称为持续赋值方式。逻

12、辑电路的功能，称为持续赋值方式。这种描述方式比较简单，只需将传统逻辑表达式转换成符这种描述方式比较简单，只需将传统逻辑表达式转换成符合合VerilogHDLVerilogHDL规范的表达式放在关键字规范的表达式放在关键字assignassign后面即可。后面即可。例如：例如： assign Fassign F(A&B)|(C&D)(A&B)|(C&D)；3）用过程块(always)定义行为描述方式中采用行为描述方式中采用alwaysalways定义逻辑功能时，可不关心电定义逻辑功能时，可不关心电路结构，只描述电路的行为，即在某种输入情况下产生相应的路结构，只描述

13、电路的行为，即在某种输入情况下产生相应的输出。输出。硬件描述语言支持与逻辑电路结构无关的行为描述。行为硬件描述语言支持与逻辑电路结构无关的行为描述。行为描述转化为具体电路结构的工作由描述转化为具体电路结构的工作由EDAEDA工具完成。工具完成。14例、用例、用alwaysalways过程块描述一个过程块描述一个4 4位计数器。位计数器。 module counter(outmodule counter(out，resetreset，clkclk) )； output 4output 4：1 out1 out； input resetinput reset，clkclk； regreg 4 4：

14、1 out1 out； always (always (posedgeposedge clkclk) ) begin beginif(reset) out=0if(reset) out=0； else out=out+1else out=out+1； endend endmoduleendmodule15164.2.2 词法表数据类型 数据类型数据类型( (DataTypeDataType) )也称为变量类型。在也称为变量类型。在VerilogVerilog HDL HDL中，中，数据类型用来表示数字电路中的物理连线、数据存储和数据传数据类型用来表示数字电路中的物理连

15、线、数据存储和数据传送等物理量。送等物理量。 VerilogHDLVerilogHDL中共有中共有1919种数据类型，分成种数据类型，分成连线型连线型(Net Type)(Net Type)和和寄存器型寄存器型(Register Type)(Register Type)两类。两类。 其中最常用的是其中最常用的是wirewire型、型、regreg型和型和parameterparameter型。型。211连线型数据用来描述电路中的各种物理连接，没有状态保持能力，输出用来描述电路中的各种物理连接，没有状态保持能力，输出随着输入变化而变化。必须对网络型数据进行连续的驱动。随着输入变化而变化。必须对网

16、络型数据进行连续的驱动。有两种驱动连线型数据的方式，有两种驱动连线型数据的方式，一是在结构描述中将其连接一是在结构描述中将其连接到逻辑门的输出端或其他模块的输出端；另一种是用到逻辑门的输出端或其他模块的输出端；另一种是用assignassign语句语句进行赋值进行赋值。当没有获得驱动时，它的取值为。当没有获得驱动时，它的取值为z z。VerilogVerilog HDL HDL中的连线型数据包括中的连线型数据包括wirewire型、型、tritri型、型、worwor型、型、triortrior型、型、wandwand型、型、triandtriand型、型、triltril型、型、triotr

17、io型、型、triregtrireg型、型、vectoredvectored型、型、largelarge型、型、mediummedium型、型、scalaredscalared型、型、smallsmall型。其型。其中，在可综合模块中最常用的是中，在可综合模块中最常用的是wirewire型。型。22wire型数据用来表示用用来表示用assignassign语句赋值的组合逻辑信号。语句赋值的组合逻辑信号。VerilogVerilog HDL HDL模块输入输出端口信号类型说明缺省时，自动定义为模块输入输出端口信号类型说明缺省时，自动定义为wirewire型。型。wirewire型变量可以用作任何

18、表达时的输入，也可用作型变量可以用作任何表达时的输入，也可用作assignassign语句、元件调用语句和模块调用语句的输出。语句、元件调用语句和模块调用语句的输出。wirewire型变量的取值可为型变量的取值可为0 0、1 1、X X、Z Z。wirewire型数据的定义格型数据的定义格式如下：式如下：wire wire 数据名数据名1 1，数据名，数据名2 2，数据名，数据名n n；位宽遵循位宽遵循nn：11或或n-1n-1：00规则进行说明，可定义多位的规则进行说明，可定义多位的wirewire型向量；位宽说明缺省时，默认定义型向量；位宽说明缺省时，默认定义1 1位的位的wirewire

19、型变量型变量( (标标量量) )。不同位宽的。不同位宽的wirewire型数据必须分别定义。型数据必须分别定义。23242寄存器型数据是物理电路中数据存储单元的抽象，对应数字电路中具有是物理电路中数据存储单元的抽象，对应数字电路中具有状态保持作用的元件，如触发器、寄存器等。其特点是：状态保持作用的元件，如触发器、寄存器等。其特点是：具有具有记忆功能，必须明确赋值才能改变其状态，否则一直保持上一记忆功能，必须明确赋值才能改变其状态，否则一直保持上一次的赋值状态。次的赋值状态。设计中，设计中，寄存器型变量只能在过程块寄存器型变量只能在过程块( (例如例如always)always)中，通中，通过过

20、程赋值语句进行赋值过过程赋值语句进行赋值。换言之，。换言之，在过程块在过程块( (如如always)always)内被内被赋值的每一个信号，都必须在数据类型说明时定义成寄存器型赋值的每一个信号，都必须在数据类型说明时定义成寄存器型。 在在VerilogVerilog HDL HDL中有中有5 5种寄存器型数据，它们是种寄存器型数据，它们是regreg型、型、integerinteger型、型、parameterparameter型、型、realreal型和型和timetime型。可综合模块中使型。可综合模块中使用的是用的是integerinteger型、型、regreg型和型和paramete

21、rparameter型。型。25常用寄存器型数据介绍 integerinteger型数据是一种纯数学的抽象描述，能定义带符号的型数据是一种纯数学的抽象描述，能定义带符号的3232位整型数据，不对应任何具体的硬件电路。用作位整型数据，不对应任何具体的硬件电路。用作forfor循环语句循环语句中的循环变量。格式：中的循环变量。格式： integer integer 变量名变量名1 1，变量名，变量名2 2，变量名，变量名n n； regreg型数据通常用作在型数据通常用作在alwaysalways过程块中被赋值的信号，也可过程块中被赋值的信号，也可用于表达式的输入。格式：用于表达式的输入。格式：r

22、egreg ，数据名，数据名1 1，数据名，数据名2 2，数据名，数据名n n；可定义多位的可定义多位的regreg型向量；位宽说明缺省时，默认定义型向量；位宽说明缺省时，默认定义1 1位位的的regreg型变量型变量( (标量标量) )。不同位宽的。不同位宽的regreg型数据必须分别定义。型数据必须分别定义。在使用在使用regreg型数据时，可以域选或全选。型数据时，可以域选或全选。26类型定义和使用举例2728424 Verilog HDL的运算符VerilogVerilog HDL HDL提供了丰富的运算符提供了丰富的运算符(Operators)(Operators)，按功能分，按功能

23、分成成9 9大类，包括算术运算符、逻辑运算符、位运算符、关系运算大类，包括算术运算符、逻辑运算符、位运算符、关系运算符、等式运算符、归约运算符、移位运算符、条件运算符以及符、等式运算符、归约运算符、移位运算符、条件运算符以及拼接运算符。拼接运算符。按运算符所带操作数的个数来区分，可分为按运算符所带操作数的个数来区分，可分为3 3类：类：单目运算符单目运算符( (unaryoperatorunaryoperator) )：带一个操作数。：带一个操作数。 o-o-双目运算符双目运算符( (binaryoperatorbinaryoperator) )：带两个操作数。：带两个操作数。三目运算符三目运

24、算符( (ternaryoperatorternaryoperator) )：带三个操作数。：带三个操作数。2930313233343536373839404143 VerilogHDL模块的3种建模方式从从VerilogHDLVerilogHDL的描述风格看，分为结构描述、数据流描述、的描述风格看，分为结构描述、数据流描述、行为描述以及混合描述。行为描述以及混合描述。通过一个例子认识通过一个例子认识VerilogVerilog HDL HDL的的3 3种建模方式，图中电路实种建模方式，图中电路实现的功能是，当现的功能是，当selsel=0=0时，时，outouta a；当；当selsel1

25、1时，时，out=bout=b。42434445431 模块的结构描述方式1 1结构描述的概念结构描述的概念VerilogVerilog HDL HDL结构描述是通过调用逻辑元件，描述它们之间结构描述是通过调用逻辑元件，描述它们之间的连接，建立逻辑电路的模型。的连接，建立逻辑电路的模型。逻辑元件，包括逻辑元件，包括VerilogVerilog HDL HDL内置门级元件、内置开关级元内置门级元件、内置开关级元件、自主开发的已有模块或商业件、自主开发的已有模块或商业IPIP模块。结构描述的核心是逻模块。结构描述的核心是逻辑元件的模型及其调用方法。辑元件的模型及其调用方法。 与传统的具有固定输入输

26、出数量的逻辑门器件不同，与传统的具有固定输入输出数量的逻辑门器件不同，VerilogVerilog HDL HDL中的内置门级元件是一种动态模型，可以根据用户中的内置门级元件是一种动态模型，可以根据用户调用时的输入输出列表动态生成相应的电路结构。调用时的输入输出列表动态生成相应的电路结构。46、内置、内置逻辑元件逻辑元件47多输入多输入多输出多输出4849505152432 模块的数据流描述方式1 1数据流描述的概念数据流描述的概念根据信号根据信号( (变量变量) )之间的逻辑关系，采用持续赋值语句描述之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式，称为数据流描述。即将传统意义上的逻辑电路

27、的方式，称为数据流描述。即将传统意义上的“逻辑逻辑表达式表达式”，运用运算符，变成持续赋值语句中的表达式。，运用运算符，变成持续赋值语句中的表达式。格式：格式：assign assign 连线型变量名连线型变量名= =赋值表达式；赋值表达式；持续赋值语句是并发执行的，每条持续赋值语句对应着独持续赋值语句是并发执行的，每条持续赋值语句对应着独立的逻辑电路，它们的执行顺序与其在描述中的顺序无关。立的逻辑电路，它们的执行顺序与其在描述中的顺序无关。5354555643模块的行为描述方式1 1行为描述的概念行为描述的概念逻辑电路的行为描述关注逻辑电路输入输出的因果关系逻辑电路的行为描述关注逻辑电路输入

28、输出的因果关系( (行行为特性为特性) )，即在何种输入条件下，产生何种输出，即在何种输入条件下，产生何种输出( (操作操作) )，并不关，并不关心电路的内部结构。心电路的内部结构。EDAEDA的综合工具能自动将行为描述转换成电的综合工具能自动将行为描述转换成电路结构，形成网表文件。路结构，形成网表文件。当电路的规模较大或时序关系较复杂时，通常采用行为描述当电路的规模较大或时序关系较复杂时，通常采用行为描述方式进行设计。支持电路的行为描述，是硬件描述语言的最大优方式进行设计。支持电路的行为描述，是硬件描述语言的最大优势。设计人员可以摆脱传统的逻辑器件的限制，设计出各式各样势。设计人员可以摆脱传

29、统的逻辑器件的限制，设计出各式各样的、具有特色和个性的功能模块，进而构成系统。的、具有特色和个性的功能模块，进而构成系统。572 2行为描述模型行为描述模型所谓行为描述，就是在所谓行为描述，就是在alwaysalways过程块中采用各种行为语句描过程块中采用各种行为语句描述逻辑功能。述逻辑功能。注意：注意：在在alwaysalways过程块中被赋值的所有信号过程块中被赋值的所有信号( (变量变量) )，都必须，都必须在数据类型说明时定义为寄存器型在数据类型说明时定义为寄存器型( (通常为通常为regreg型或型或integerinteger型型) )。58一般情况下，一般情况下，alwaysa

30、lways进程带有触发条件，这些触发条件列进程带有触发条件，这些触发条件列在敏感信号表达式中，只有当触发条件满足时，在敏感信号表达式中，只有当触发条件满足时，begin-endbegin-end块语块语句才被执行。句才被执行。在一个模块中可以有多个在一个模块中可以有多个alwaysalways进程，它们是并发执行的。进程，它们是并发执行的。59alwaysalways过程块的功能是：监视敏感信号表达式，当该表达式过程块的功能是：监视敏感信号表达式，当该表达式中任意一个信号中任意一个信号( (变量变量) )的值改变时，就会执行一遍块内语句。因的值改变时，就会执行一遍块内语句。因此，应将所有影响块

31、内取值的信号此，应将所有影响块内取值的信号( (变量变量) )列入。列入。当有多个敏感信号时，用当有多个敏感信号时，用oror连接。敏感信号表达式又称敏感连接。敏感信号表达式又称敏感事件列表。事件列表。 例如：例如： ( a ) ( a ) /当信号当信号a a的值发生改变时的值发生改变时 (a or b) (a or b) /当信号当信号a a或信号或信号b b的值发生改变时的值发生改变时 a a和和b b称为电平敏感型信号，代表的触发事件是信号除了保持称为电平敏感型信号，代表的触发事件是信号除了保持稳定状态以外的任意一种变化过程。稳定状态以外的任意一种变化过程。这种电平敏感型信号列表常用在

32、组合逻辑的描述中，以体现这种电平敏感型信号列表常用在组合逻辑的描述中，以体现输入随时影响输出的组合逻辑特性。输入随时影响输出的组合逻辑特性。60例如：例如： (posedgeposedge clock) clock) /当当clockclock的上升沿到来时的上升沿到来时 (negedgenegedge clock) clock) /当当clockclock的下降沿到来时的下降沿到来时 (posedgeposedge clock or clock or negedgenegedge reset) reset) /当当clockclock的上升沿到来或当的上升沿到来或当resetreset的下降沿到来的下降沿到来 clockclock和和resetreset信号称为边沿敏感型信号，信号称为边沿敏感型信号，posedgeposedge描述对信描述对信号的上升沿敏感；号的上升沿敏感；negedgenegedge描述对信号的下降沿敏感。描述对信号的下降沿敏感。这种边沿敏感型