第六讲 Virtuoso Layout Editor

1、第六讲Virtuoso Layout EditorLVS verification李福乐 Outline 版图编辑 Contacts的定义和使用 层操作 Pcell的安装和使用 Multipart paths的定义和应用 版图验证 DRACULA LVSContacts的定义和使用Contacts+=poly1contactmetal1p1到m1的连接+=metal1viametal2m1到m2的连接ContactsContacts+=+=+=poly1 contactmetal1metal1viametal2active contactmetal1p2com1m2nsdco psdcoCon

2、tactsencByLayer1encByLayer2layer2 purpose2layer1 purpose1viaLayer viaPurposeDot pin indicating connectivityContactsContactssymContactDevice(; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) (m1m2 via1 drawin

3、g metal1 drawing metal2 drawing 0.7 0.7 (1 1 1.5 1.5 center center) 0.4 0.4 _NA_) (nsdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) (psdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) (p2co contac

4、t drawing metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_)Contacts例子：修改p2co，将m1对co改为最小包围symContactDevice(; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) (p2co contact drawing

5、metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.3 0.4 _NA_)0.4 = 0.3Contacts最后okContacts按o键，create contact生成contact array (5x5)m1+m2层操作层操作层操作层操作12345m2m1p11: metal1 AND metal2 = poly12: metal1 ANDNOT metal2 = poly13: metal1 OR metal2 = poly14: metal1 XOR metal2 = poly15: metal1 GR

6、OWBY 0.4 = poly1方法：先选中要操作的层，然后点击create layer generation12active层操作1: active GROWBY 0.6 = pimp2: active GROWBY 0.6 = nimp例：注入区最后由active统一扩展而成，而不用在版图设计中一一编辑层操作121: contact GROWBY 0.4 = poly12: contact GROWBY 0.3 = metal1Pcell的安装和使用安装Pcell在CIW（命令注释窗口）输入以下内容：setSkillPath(cons(prependInstallPath(“samples

7、/ROD/rodPcells”) getSkillPath() load(“install/spcLoadInstall.il”) spcInstall() 注意大小写不要弄错！快捷方法：选中并 ctrl+c，然后在CIW中点击中键，就可以把复制的内容粘贴过去，最后回车安装PcellWelcome Window继续前阅读这部分内容下一步，ok则终止安装安装Pcell这里只选择了最常用的nmos/pmos，你也可以同时选上其他选项，大家可回去练习第一步：选择要安装的Devices安装Pcell一般将Pcell安装在工艺库中，供所有设计库共用第二步：选择目标库安装Pcell自动弹出层定义窗口Req

8、uired: 必须指定Optional: 可不指定第三步：定义所用到的层安装Pcell按右图的选项依次定义好后按OK，然后在 welome to the 窗口按 next，进入下一步安装Pcell自动弹出规则定义窗口，根据设计规则分别设定各项值，然后按OK，在第四步窗口按next第四步：确定设计规则安装Pcell第五步：直接点击next安装Pcell第六步：提示找到安装devices所需的文件，直接点击next安装Pcell第七步：依照默认选项，直接点击next安装Pcell第八步：把上面定义的内容存入工艺文件最后按OK完成安装！使用Pcell版图编辑，按i键增加的Pcells使用Pcell利

9、用Pcell生成W=5u; L=0.6u M=2 的PMOS管使用PcellFlatten Pcell后，pcell就被打散为各个部分，在此基础上对其进行加工，可得到一些不规则的版图设计Flatten过程：选中要flatten的devices - Edit - Hierarchy - Flatten例：Flatten & adjustMultipart paths的定义和应用Multipart pathsmetal1contactactivepimpMaster pathSub paths定义Multipart paths的目的在于提高版图编辑效率：1. 一次性拉出符合设计规则的多个图

10、形；2. 调整master path, sub paths自动随之调整GuardringMultipart pathsMaster path按F3Multipart pathsSubparts:*offset subpaths*enclosure subpaths*sets of subrectangleMultipart pathsMultipart pathsMultipart pathsMultipart pathsMultipart pathsTemplate里增加了pguradringMultipart paths在pguardring的基础上修改生成nguardringName:

11、pguardring 改为 nguardringMultipart paths删去subpath: pimp，添加 subpath: nimpMultipart paths将nguardring的定义存入工艺文件Multipart pathsTemplate里增加了nguradringMultipart paths 除了定义guardring以外，multipart paths还常用于定义以下结构： Busses Contact arrays transistorsMultipart pathsMaster pathSub partsMultipart pathsMaster pathSubp

12、aths调整master path, subpaths自动随之一起调整一个例子Wp=10uWn=4uM=1Wp=10uWn=4uM=2Wp=10uWn=4uM=4VinVout应用Contacts，pcells，和Multipart paths来画出反向驱动链的版图，体会这些功能对提高版图编辑效率的作用：所有MOS管子用最小沟道长度版图验证DRACULA LVSFull-custom verification flowLayoutstream outGDS II DraculaLPELVSERCDRCDraculaCommandFilesLPE NetlistTape OutHspicePos

13、tlayout SimulationSchematicNetlistText & graphic error reports这里主要指晶体管级设计，后仿真采用Spice工具for LVS, LPEFlow of running Dracula PDRACULACommand FileProcessorCDL NetlistGDS II DatabaseLOGLVSCDL OutLVSLOGIC.DATCommand F / jxrun.subRun FileDracula ProgramText & Graphic error reportsStream OutCommand

14、FileErrorsLayoutSchematicCommand FileCommand filesHeadingDescription BlockInput Layer BlockOperation BlockDefine database name, format, I/O informationDefine input layer number text sequence, connectionDefine layer operation verification typeDracula是按批处理方式工作的验证工具，其执行的一系列命令都在命令文件中，文件结构为：修改 DRC Comman

15、d File*descriptionsystem= gds2primary = drclvs indisk= drclvs.gds outdisk = drclvs.out scale= 0.001 micresolution= 0.05 micprintfile= drcpr定义Dracula使用GdsII格式Cell名和对应的stream out后的gdsii文件名，为了避免经常修改，最好固定为一个名字，对每个cell进行验证，都先save as为这个名字的cell输出的error gdsiiDRC Verification取得DRC Command file修改DRC Command f

16、ileStream out (GDSII)cd ./verifyPDRACULA:/g drc:/Tool - Dracula interactive一般为工艺厂商提供见第三讲课件Command file文件名修改 LVS Command File*descriptionsystem= gds2primary= drclvsindisk= drclvs.gdsoutdisk= drclvs.outscale= 0.001 micresolution= 0.05 micprintfile= lvsprmode= exec nowschematic= LVSLOGIC.DAT定义Dracula使用

17、GdsII格式Cell名和对应的stream out后的gdsii文件名，为了避免经常修改，最好固定为一个名字，对每个cell进行验证，都先save as为这个名字的cell扩展名为lvs，即lvspr.lvs为Text error reportsLOGLVS处理后的网表LVS VerificationCDL NetlistGDS II DatabaseLOGLVSCDL OutLVSLOGIC.DAT查看查看lvspr.lvsStream OutLayoutSchematic修改LVS Command filecd ./verifyPDRACULA:/g lvs:/取得LVS Command

18、 fileCdl out的网表，Stream out的gdsii file，Command file等最好都放在一个专用目录下，如/project/verifyLVS的例子Layout vs. Schematic以第三讲中的第一个版图设计作业为例lab:task1:schematiclab:task1:layoutLayout上加pin和label Creat - pin Creat - Label 注意：metal1上的pin和label要用mt1txt层；metal2上的pin和label要用mt2txt层查看lvs command file*descriptionmodel= mosn,

19、n mosp,p bjtpv,q dionp,dmodel= resnw,r respd,r resnd,r resp1,r resp2,rmodel= resm1,r resm2,r resm3,rmodel= cappp,c capng,c capmm,c表示nmos的模型名为n，pmos的模型名为p；而cdl out后，nmos, pmos的模型名分别为nm和pm针对晶体管修改lvs command file*descriptionmodel= mosnm,n mospm,p bjtpv,q dionp,dmodel= resnw,r respd,r resnd,r resp1,r re

20、sp2,rmodel= resm1,r resm2,r resm3,rmodel= cappp,c capng,c capmm,c; define active devices(mos/bipolar transistors, diodes)element mosnm ngate py1nsdpsub; nmos transistorelement mospm pgate py1psdnwl; pmos transistorn - nm p - pm针对晶体管查看lvs command file*descriptionmodel= mosn,n mosp,p bjtpv,q dionp,dmo

21、del= resnw,r respd,r resnd,r resp1,r resp2,rmodel= resm1,r resm2,r resm3,rmodel= cappp,c capng,c capmm,c电阻有很多种，模型名各不相同注意：cdl out的网表里电阻的模型名为rp针对电阻查看lvs command file*description*input-layerres= 62 ; high ohm resistor protection area*operation; definition of resistor id layersandnwell rnwlnwlres; nwell

22、 resistorandncomprpycmpndres ; ncomp resistorandpcomprpycmppdres ; pcomp resistorandpoly1 rpycmppy1res; poly1 resistorandpoly2 rpycmppy2res; poly2 resistorandmetal1rmt1mt1res; metal1 resistorandmetal2rmt2mt2res; metal2 resistor针对电阻定义了高阻层，却没有高阻电阻的定义！修改lvs command file*operation; definition of resisto

23、r id layersandnwell rnwlnwlres; nwell resistorandncomprpycmpndres ; ncomp resistorandpcomprpycmppdres ; pcomp resistorandpoly1 rpycmppy1res; poly1 resistorandpoly2 respy2res; poly2 resistorandmetal1rmt1mt1res; metal1 resistorandmetal2rmt2mt2res; metal2 resistor; define passive devices(resistors, cap

24、acitors)elementresp2 py2respy2 ; poly2 resistor parameterresp2996针对电阻rpycmp - res，将poly2 resistor定义为高阻电阻原来为6.0，这里改为高阻的方块电阻到现在为止，关于上华lvs command file修改完毕！要注意：1）cdl out的电阻模型名为rp，lvs中的高阻电阻名为p2，这可对 cdl out 网表中的模型名修改为p2以取得一致；2）对于其他类型的电阻、电容、二极管等，根据上面的过程，自行对lvs command file 或 cdl out网表进行修改3）一般不要对厂商提供的comma

25、nd file的*operation部分进行修改，前面的修改试图让大家更好地理解其意思3）大家要仔细查看上华提供的command file，可能不能全部理解，但试图尽可能地去读懂其内容cdl out窗口的设置输出文件的路径和文件名cdl out窗口的设置（续）如果选择none，则在LOGLVS处理后会找不到电阻、电容等器件！导出的网表电阻的model名检查设置部分电路网表部分执行LOGLVS 在verify目录下，启动LOGLVS cd /project/verify LOGLVS 回车后，屏幕上会提示command summary，我们用到的主要是cir filename, con cell

26、name, summary, exit 在屏幕提示ENTER COMMAND后，输入： cir task1.cdl con task1 sum x即summary，用于报告网表中的元件种类个个数即exit执行这些命令后，得到LVSLOGIC.DATStream out GDSII 导出GDSII文件 在layout editor窗口，将编辑的版图另存为lab : drclvs : layout 导出 GDSII文件 CIW窗口，点击File Export stream弹出stream out 窗口 点击 library browser，选择 lab : drclvs : layout 在 Ou

27、tput File 中填写目录 ./verify OK执行LVS验证 Dracula设计规则检查(LVS) 进检查目录 cd /project/verify 用PDRACULA编译command file PDRACULA /get lvs 或简单地 /g lvs /finish 或简单地 /f 执行上一步生成的rule file 执行完后得到报告文件：lvspr.lvs查看lvspr.lvs* REDUCE (LAYOUT) SUMMARY REPORT * * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUP

28、I 1 0 1 0 0 0 0 0 0 * REDUCE (SCHEMATIC) SUMMARY REPORT* STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 1 0 1 0 0 0 0 0 0这两部分分别给出shematic和layout中元件的类型和数量，两部分必须完全一致！查看lvspr.lvs1 * * CORRESPONDENCE NODE PAIRS * * SCHEMATICS LAYOUT PAD TYPE GND! 1 GND 1 G VDD! 2 VDD 7 P IN 3 IN 4 I

29、OUT 4 OUT 2 O *TOTAL = 4* NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 2这部分给出相互对应的I/O，layout所标的pin和label应全部被DRACULA抓读，并与shematic一一对应！(Ground pad)(Power pad)(Input pad)(Output pad)查看lvspr.lvs1 * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 2 NUMBER OF MATCHED L