第五章：组合逻辑电路(1)

1、 二十进制编码器，同一时刻只允许一个输入端有信二十进制编码器，同一时刻只允许一个输入端有信号。不允许许多信号同时出现在输入端。输入互相排斥。号。不允许许多信号同时出现在输入端。输入互相排斥。 优先编码器，优先编码器，是输入端同时有信号到来，编码器自动是输入端同时有信号到来，编码器自动按优先权排队，先对优先权级别最高的输入信号进行编按优先权排队，先对优先权级别最高的输入信号进行编码。然后按优先权顺序分别对其它输入信号进行编码。码。然后按优先权顺序分别对其它输入信号进行编码。时：时：0ST所有输出电路开启01STIIIIY)(76542STIIIIIIIIY)(765435421STIIIIIII

2、IIIY)(76564354210 中规模集成电路中规模集成电路74LS14874LS148为了为了扩展电路的功能和增加使用的灵活扩展电路的功能和增加使用的灵活性性, ,在逻辑电路中附加了由门在逻辑电路中附加了由门G G1 1G G2 2和和G G3 3组成控制电路。组成控制电路。为选通输入端为选通输入端ST编码器正常工作编码器正常工作, 0ST电平电平所有输出端被封锁在高所有输出端被封锁在高, 1ST&1&1&1111111111111SYEXY0Y1Y2Y0I1I2I3I4I5I6I7IST&1&1&1111111111111SYEXY0Y1

3、Y2Y0I1I2I3I4I5I6I7IST为选通输出端：为选通输出端：SY为扩展端：为扩展端：EXYSTIIIIIIIIYS76543210上式说明：当编码输入端全为高电平，且ST=1时，YS=0。编码输入”。编码输入”。表示“电路工作，但无表示“电路工作，但无, 0SYSTSTIIIIIIIIYEX76543210STIIIIIIII)(76543210上式说明：当编码输入端只要有一个低电平(/I7=0, I7=1)，时，/YEX=0。有编码输入”。有编码输入”。表示“电路工作，而且表示“电路工作，而且, 0EXY根据以上分析可以列出功能表11111111000000000111101011

4、0000 1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0Y控制端控制端:EXY选通输入端选通输入端:ST1ST 不管输入端是否有不管输入端是否有信号，电路都不会有输信号，电路都不会有输出。输出被封锁。出。输出被封锁。 编码器工作，编码编码器工作，编码输出取决于输入变量输出取决于输入变量。0ST编码电路工

5、作，有编码信号输入，编码电路工作，有编码信号输入，编码器有二进制反码输出。编码器有二进制反码输出。编码电路工作，无编码信号输入。编码电路工作，无编码信号输入。1,012EXYYYY0EXY0ST编码电路工作，有编码信号输入。编码电路工作，有编码信号输入。EXYSY端端选通输选通输出:SY1,012SEXYYYYY1SY0SYEXSST1,Y,Y1输出被封锁输出被封锁210Y Y Y1EXSST0,Y1,Y0电路工作，无编码电路工作，无编码信号输入，输出被信号输入，输出被封锁。封锁。EXSST0,Y0,Y1电路工作，有编码电路工作，有编码信号输入，有二进信号输入，有二进制反码输出。制反码输出。共

6、八个输入端。共八个输入端。:07II 共共三三个个二二进进制制输输出出端端。02YY 控制端有三个：控制端有三个：:ST输入控制端、选通输入端。且低有效低有效。/ST=0时，编码器正常工作，/ST=1,所有输出被封锁。:EXY扩展端。用于扩展编码器功能。选通输出端。手册规定：优先权级别最高。优先权级别最高。7I优先权级别最低。优先权级别最低。0I编码器对输入“0”进行编码。而且是反码输出。:SY0Y1Y2YEXY0I1I2I3I4I5I6I7ISTSY74LN012SYEXY 将将8 8线线3 3线优先编码器扩展为线优先编码器扩展为1616线线4 4线优先编码器。线优

7、先编码器。 用两片用两片8-38-3编码器组成编码器组成1616线线-4-4线输出优先编码器。线输出优先编码器。/I/I1515优先权最高。优先权最高。158158当当： I II I 均均无无输输入入信信号号时时，按照优先顺序的要求：7070才才允允许许对对I I I I 的的输输入入信信号号进进行行编编码码。 因此，只要将第（因此，只要将第（2 2）片的）片的选通输出端选通输出端Y YS S作为第（作为第（1 1）片的）片的选通输入信号选通输入信号/ST/ST即可。只对低即可。只对低八位输入信号编码。八位输入信号编码。 当片（2)有编码信号输入时，片（2）的/YEX=0, YS=1，由于片

8、（2）的YS端接片（1）的/ST端，片（1）被封锁，电路只对片（2）进行编码。 编码输入的低三位应为两片输出/Y2、/Y1、/Y0的逻辑与。依照上面分析得出扩展逻辑电路图EXSST0,Y1,Y00 1 2 3 4 5 6 7EN0 1 2 3 4 5 6 70Y1Y2YEXY74LS148(1)SYS T0 1 2 3 4 5 6 7EN8 9 10 11 12 13 14 150Y1Y2YEXY74LS148(2)SYS T&0Y1Y2Y3YEXY11111 1 1 1 1 1 1 01 1 1 1 1 1 1 11 1 1 1 1 1 1 000001100000011111000

9、000010 将将8 8线线3 3线优先编码器扩展为线优先编码器扩展为1616线线4 4线优先编码器。线优先编码器。 用两片用两片8-38-3编码器组成编码器组成1616线线-4-4线输出优先编码器。线输出优先编码器。/I/I1515优先权最高。优先权最高。 译码器是编码器的逆过程。是将输入的每个二进制代码翻译成对应的输出高、低电平。常用的译码器分为： 变量译码器。变量译码器。 码制变换译码器。码制变换译码器。 数字显示译码器。数字显示译码器。变量译码器是表示输入状态的组合逻辑网络。 2 2线线4 4线变量译码器。线变量译码器。 2线4线变量译码器是对输入的2位二进制数进行译码，具有 22 =

10、 4 个输出。0Y1Y2Y3YA1A0译码器A1A00011100111011010111101113Y2Y1Y0Y 2 2线线4 4线变量译码器真值表。线变量译码器真值表。 013AAY 012AAY 011AAY 010AAY 由真值表直接写出用与非门实现的输出表达式。（小规模集成电路实现小规模集成电路实现）中规模集成电路2-4译码器74139逻辑符号。输入二进制信号为：输入二进制信号为：A1、A0。输出的译码信号为：输出的译码信号为：0123,YYYY选通信号为：选通信号为：ST根据输出表达式可根据输出表达式可以画出用小规模集以画出用小规模集成门电路组成的变成门电路组成的变量译码器。量译

11、码器。0BCD/DEC123010A1AST0Y1Y2Y3YEN11111&STA1A03Y2Y0Y1YA1A01XX11110001110001110101010110110111ST3Y2Y1Y0Y由74139逻辑电路图及真值表可以直接输出表达式。STAAY013STAA01STAAY012STAAY011STAAY010 合理选用选通信号，合理选用选通信号，可以扩展译码器功能。可以扩展译码器功能。2-42-4译码器功能表：译码器功能表：0100100011111A0A1A2A3A1A01XX11110001110001110101010110110111ST3Y2Y1Y0Y常用的

12、中规模集成电路有：74139、CC4556。 在一片集成电路中封装了两组独立的2-4译码器。1ST0Y3Y012312ENBIN/OCT(1)2ST7Y4Y012312ENBIN/OCT(2)3ST11Y8Y012312ENBIN/OCT(3)4ST15Y12Y012312ENBIN/OCT(4)012312ENBIN/OCT(5)10101110011 1111111 1111 11A A3 3A A2 2A A1 1A A0 01515141413131212111110109 98 87 76 65 54 43 32 21 10 00 00 00 00 01 11 11 11 11 11

13、 11 11 11 11 11 11 11 11 11 10 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 10 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 10 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 10 01 10 00 01 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 11

14、 11 11 11 11 10 01 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 10 00 00 01 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 10 00 01 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 10 01 10 01 11 11 11 11 10

15、 01 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11

16、 11 11 11 11 11 11 11 11 11 11 1 用译码器构成数据分配器用译码器构成数据分配器DA1A0Y0Y1Y2Y3DAAY010DAAY011DAAY012DAAY013数据分配器原理框图数据分配器原理框图用2-4译码器构成四输出数据分配器。只要将2-4译码器的选通端接为数据输入即可。DA A1 1A A0 00 00 01 11 11 1D D0 01 11 11 1D D1 11 10 01 1D D1 11 11 11 1D D1 11 11 13Y2Y1Y0YSTAAY010STAAY011STAAY012STAAY0130BCD/DEC123010A1AST0Y

17、1Y2Y3YEN 77Y 96Y105Y114Y312Y132Y141Y150Y 23 A 12 A 01 A CST5 BST4 AST6,:BCASTSTST为选通通控控制制端端P28页：正逻辑和负逻辑通过真值表验证： 正与和负或是同一逻辑门的两种不同的名称。ABCFSTSTSTBCAST STSTABCST STST非之与或之非非之与或之非&1111111&F负逻辑与非门 AST6 BST4 CST5 01 A 12 A 23 A150Y141Y132Y114Y105Y 96Y 77Y123Y3-83-8译码器原理电路图。译码器原理电路图。,:BCASTSTST为选通通控

18、控制制端端ASTCBSTST 1AST0CBSTST为高有效为高有效。为低有效。为低有效。正常译码条件正常译码条件: :012AAA012AAA012AAA012AAA012AAA012AAA012AAA012AAA0m1m2m3m4m5m6m7m 3-8 3-8译码器是译码器是A A2 2、A A1 1、A A0 0三个变三个变量的全部最小项量的全部最小项译码输出，所以译码输出，所以把这种译码器叫把这种译码器叫做做最小项译码器。最小项译码器。A2A1A0为地址码输入端&1111111&A A2 2A A1 1A A0 00 01 12 23 34 45 56 67 7X X1

19、 1X XX XX X1 11 11 11 11 11 11 11 10 0X XX XX XX X1 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 10

20、 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 0CBSTST AST正常译码条件：正常译码条件：1AST0CBSTST 3-8 3-8译码器逻译码器逻辑符号。辑符号。 译码器有三位二进制输入，八路译码高、低电平输出。所以叫做3-8译码器。非非正常译码条件正常译码条件A0A1A2&01 2 3 4 56 71 2 4BIN/OCTEN将将3-83-8译码器扩展为译码器扩展为4-164-16译码器。译码器。A3A2A1A000000001001000110100010

21、10110011110001001101010111100110111101111扩展方法一：扩展方法一：正常译码条件正常译码条件：1AST0CBSTST扩展方法二扩展方法二：01BIN/OCT(1)&1 2 3 4 5 6 72 401BIN/OCT(2)&1 2 3 4 5 6 72 43A2A1A0A101BIN/OCT(1)&1 2 3 4 5 6 72 401BIN/OCT(2)&1 2 3 4 5 6 72 41A3A2A0A01230AAAAY 01231AAAAY 01232AAAAY01233AAAAY 01234AAAAY01235AAAAY

22、 01236AAAAY 01237AAAAY 01238AAAAY 01239AAAAY 由以上逻由以上逻辑表达式辑表达式可以列出可以列出二十进二十进制译码器制译码器功能表。功能表。&111111110Y1Y2Y3Y4Y5Y6Y7Y8Y9Y0A1A2A3A序序号号 输输 入入 输输 出出A3A2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7/Y8/Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111011116011011111101117011111111

23、11011810001111111101910011111111110伪伪码码 101011111111111011111111111111001111111111110111111111111110111111111111111111111111 逻辑符号逻辑符号0Y1Y9Y0A1A2A3A 输入端输入端A A3 3A A0 0为为8421BCD8421BCD编编码地址输入端。码地址输入端。 四十 译码器是非完全译码器。90YY 为十个译码输出端，且为十个译码输出端，且输出低电平有效。输出低电平有效。功能表：321001234567890000011111111100011011111111

24、001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010101111111111101111111111111100111111111111011111111111111011111111111111111111111110101111为为无效输入组合。无效输入组合。伪码伪码01234567891248BCD/DEC 用用4-104-10译码器构成译码器构成3-83-8译码器。译码器。0Y7Y70YY 作3-8译码器输出。9

25、8,YY空脚不用。A3 =0 正常译码。1 输出全“1” 4-10 4-10译码器功能扩展。译码器功能扩展。用4-10译码器和2-4译码器构成5-32变量译码器。01 2345 6 7 8 91 2 4 8BCD/DEC0A1A2A 每片4-10译码器的A3作片选端。A3=0 正常译码，A3=1 禁止译码器输出。2-4译码器做片选译码器。 将4-10译码器接成3-8译码器，32输出共用四片4-10译码器。 变量译码器也可以变成数据分配器，只要将2-4译码器的EN端接成输入数据D D即可。以上电路变为5输入32路输出的数据分配器。0Y7Y8Y15Y16Y23Y24Y31Y0A1A3A2A4A0

26、1 2 3 4 5 6 7 8 912 4 8BCD/DEC(1)0 1 2 3 4 5 6 7 8 912 4 8BCD/DEC(2)0 1 2 3 4 5 6 7 8 912 4 8BCD/DEC(3)0 1 2 3 4 5 6 7 8 91 2 4 8BCD/DEC(4)012301BIN/OCTENDP169 10, 12 一个n变量输入的变量译码器，其输出包含了n个输入变量的全部最小项。用n变量译码器加上输出门就能实现任何形式的输入变量不大于n 的组合逻辑函数。例：用译码器实现一组多输出函数。例：用译码器实现一组多输出函数。ACCBBAF1ABCCBBAF2CABCCAF3 解：本题

27、意为一组三输入变量的多输出函数，用3-8译码器可以实现。 用用3-83-8译码器和与非门实现译码器和与非门实现 首先：将多输出函数写成最小项之和最小项之和的形式，并变换为译码器反码输出形式。用与非门作为F1、F2、F3的输出门。ACCBBAF1BBACAACBCCBAABCCBACBACBA7541mmmm7541mmmm7541mmmmABCCBBAF276210mmmmm76210mmmmm76210YYYYY7541YYYYCABCCAF376431mmmmm76431YYYYY 最后：只需要将输入变量A、B、C分别加到译码器地址输入端A2、A1、A0,用与非门作为F1、F2、F3的输出

28、门。 多输出函数还可以通过填卡诺图方法，写出最小项只和的形式。1111&3F&2F&1F&01234567421BIN/OCTABC 首先：将多输出函数写成最大项之积最大项之积的形式，并变换为译码器反码输出形式。用与门与门作为F1、F2、F3的输出门。ACCBBAF1ABCCBBAF2CABCCAF37541mmmmmm6 , 3 , 2 , 07 , 5 , 4 , 163206320YYYYMMMM543YYY520YYYN N变量函数用变量函数用N N地址译码器实现地址译码器实现如果变量如果变量数大于地址数大于地址数，要用数，要用扩展法。扩展法。&

29、1F&3F&01234567421BIN/OCTABC&2FACCBBAF1ABCCBBAF2CABCCAF3 本例要求用24译码器和与非门实现3变量函数。通过前面分析，38译码器可以实现3变量函数。即：N N变变量量N N地址地址, ,直接用直接用N N地址译码器实现地址译码器实现。 如果要求用N地址实现M变量函数（MN),即变量数变量数 地址数，地址数，采用扩展法。采用扩展法。即将2-4译码器扩展为38译码器，变为N地址实现N变量函数。ACCBBAF1ABCCBBAF2CABCCAF37541mmmm7541YYYY76210mmmmm76210YYYYY76431YYYYY13467mmmmm 利用直接观察法填卡诺图，写出最小项之和表达式。并变换为译码器反码输出形式最后画出逻辑电路图最后画出逻辑电路图0 1 2 3BIN/OCT(1)1 2EN313467FY YYYY201267FYY YYY11457FY YYY0 1 2 3BIN/OC