Quartus常见错误分析

1、真理惟一可靠的标准就是永远自相符合。土地是以它的肥沃和收获而被估价的；才能也是土地，不过它生产的不是粮食，而是真理。如果只能滋生瞑想和幻想的话，即使再大的才能也只是砂地或盐池，那上面连小草也长不出来的。Quartus常见错误分析2011-06-15 10:031. F ound clock-se nsitive cha nge duri ng active clock edge at time<time> on register " <n ame>"原因：vector source file中时钟敏感信号(如：数据，允许端，清零，同步加载等)在时钟的

2、边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑 vector source file2. Verilog HDL assig nment warni ng at <locati on>: trun catedwith size <nu mber> to match size of target (<nu mber>原因:在HDL设计中对目标的位数进行了设定，如:reg4:0a;而默认为32位，将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数3. All reachable

3、 assig nments to data_out(10) assig n 'O',register removed by optimizati on原因:经过综合器优化后，输出端口已经不起作用了4. Follow ing 9 pi ns have nothing, GND, or VCC driv ing datainport - cha nges to this conn ectivity may cha nge fitt ing results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋0'，便会被接地, 赋 1'接电源。如

4、果你的设计中这些端口就是这样用的，那便可以不理会这些warni ng5. F ound pins ing as un defi ned clocks an d/or memory en ables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作 用，比如flip-flop 的clk管脚，而此管脚没有时钟约束，因此QuartusII 把“clk ”作为未定义的时钟。措施:如果clk不是时钟，可以加“ notclock ”的约束；如果是， 可以在clock setting 当中加入；在某些对时钟要求不很高的情况下， 可以忽

5、略此警告或在这里修改:Assig nmen ts>Timi ng an alysis sett in gs.> In dividual clocks6. Timi ng characteristics of device EPM570T144C5 areprelimi nary原因:因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的，要等Service Pack措施:只影响Quartus 的Waveform7. War ning: Clock late ncy an alysis for PLL offsets issupported for the curre

6、 nt device family, but is not en abled措施:将 setting中的 timing Requirements&Option->MoreTimi ng Sett in g->sett in g->E nable Clock Late ncy中的 on 改成 OFF8. Found clock high time violation at 14.8 ns on register"|cou nter|lpm_cou nter:cou nt1_rtl_O|dffs11"原因:违反了 steup/hold时间，应该是后仿真

7、，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题9. war ning: circuit may not operate.detected 46non-operati onal paths clocked by clock clk44 with clock skewlarger tha n data delay原因:时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现措施：sett in g->tim ing Requireme nts&Opti on s->Defaul

8、trequired fmax 改小一些，如改到 50MHZ10. Desig n contains <nu mber> in put pin(s) that do not drivelogic原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动11. Warning : Found clock high time violationat 8.9ns on node'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率12. War ning: Fo

9、und 10 no de(s) in clock paths which may beacti ng as ripple an d/or gated clocks - no de(s) an alyzed asbuffer(s) result ing in clock skew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。13. Critic

10、al Warni ng: Timi ng requireme nts were not met. SeeReport wi ndow for details.原因：时序要求未满足，措施：双击 Compilation Report->Time Analyzer-> 红色部分(如 clock setup:'clk' 等)-> 左键单击 list path, 查看 fmax 的 SLACK REPOR再根据提示解决，有可能是程序的算法问题14. Ca n't achieve mi nimum setup and hold requireme nt <t

11、ext> along <nu mber> path(s). See Report window for details.原因：时序分析发现一定数量的路径违背了最小的建立和保持时 间，与时钟歪斜有关，一般是由于多时钟引起的措施：利用 Compilation Report->Time Analyzer-> 红色部分(如 clock hold:'clk' 等)，在 slack 中观察是 hold time 为负值还是 setup time 为负值，然后在：Assignment->Assignment Editor->To 中增加 时钟名(fr

12、om node finder)，Assignment Name中增加 多时钟有关的Multicycle禾口 Multicycle Hold 选项，如 hold time 为负，可使Multicycle hold 的值 >multicycle, 如设为 2 和 1。15: Can't analyze file - file E:/quartusii/*/*v is missing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响16. War ning: Can't find sig nal in vector source file for

13、 in putpin |whole|clk10m原因：因为你的波形仿真文件(vector source file )中并没有把所有的输入信号(in put pi n)加进去，对于每一个输入都需要有激励源的17. Error:Can't namelogic scfifo0 of instanee "inst"- hassame n ame as curre nt desig n file原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字18. War ning: Using desig n file lpm_fifo0.v, wh

14、ich is notspecified as a design file for the current project, but containsdefinitions for 1 design units and 1 entities in project Info:Found en tity 1: Ipm_fifo0原因：模块不是在本项目生成的，而是直接copy 了别的项目的原理图和源程序而生成的，而不是用QUARTU将文件添加进本项目措施：无须理会，不影响使用19. Ti ming characteristics of device <n ame> are prelim i

15、nary原因：目前版本的Quartusll只对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。20. Ti ming An alysis does not support the an alysis of latchesas synchronous elements for the currently selected device family原因：用 analyzeatches_as_synchronous_elementssetting 可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特

16、性措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器21. War nin g:F ound xx output pins without output pin loadcapacita nee assig nment（网友：guche ng82 提供）原因：没有给输出管教指定负载电容措施：该功能用于估算 TCO和功耗，可以不理会，也可以在Assig nme nt Editor中为相应的输出管脚指定负载电容，以消除警告22. Warning: Found 6 node(s) in clock paths which maybe

17、 actingas ripple an d/or gated clocks - no de(s) an alyzed as buffer(s)result ing in clock skew原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告23. Warni ng (10268): Verilog HDL in formation atlcd7106.v(63): Always Con struct contains both blocki n

18、g andnon-blocki ng assig nments原因：一个always模块中同时有阻塞和非阻塞的赋值1 Warni ng: VHDL Process Stateme nt warni ng at ran dom.vhd(18):sig nal reset is in stateme nt, but is not in sen sitivity list-没扌巴 sin gal 放至 U process () 中2 Warning: Found pins ing as un defi ned clocks an d/or memoryen ables Info: Assu ming

19、 node CLK is an un defi ned clock-=-可能是说设计中产生的触发器没有使能端3 Error: VHDLInterface Declarationerror in clk_gen.vhd(29):in terface object "clk_sca n" of mode out cannot be read. Change object mode to buffer or ino ut. 信号类型设置不对，out当作buffer来定义4 Error: Node instance "clk_gen1" instantiates

20、 undefined en tity "clk_ge n" 引用的例化元件未定义实体en tity "clk_gen5 Warning: Found 2 node(s) in clock paths which maybe acting as ripple an d/or gated clocks - no de(s) an alyzed as buffer(s) result ing in clock skewInfo: Detected ripple clock "clk_gen:clk_gen1|clk_incr" asbufferInf

21、o:Detected ripple clock "clk_gen:clk_gen1|clk_scan"asbuffer6 Warning: VHDLProcess Statement warning at ledmux.vhd(15):sig nal or variable "dataout" may not be assig ned a new in every possible path through the ProcessStateme nt. Sig nal orvariable "dataout" holds its pr

22、evious in every path with no newassig nment, which may create a comb in ati onal loop in the curre nt desig n.7 Warni ng: VHDL Process Stateme nt warni ng at divider_10.vhd(17): sig nal "c nt" is read in side the Process Stateme nt but isn't in the Process Stateme nt's sen sivitity

23、 list- 缺少敏感信号8 Warning: No clock tran siti on on"coun ter_bcd7:co un ter_c oun ter_clk|q_sig3" register9 Warning: Reduced register"coun ter_bcd7:co un ter_c oun ter_clk|q_sig3" with stuck clock port to stuck GND10 Warning: Circuit may not operate. Detected 1non-operati onal path(

24、s) clocked by clock "class1" with clock skew larger than data delay. See Compilation Report for details.11 Warning: Circuit may not operate. Detected 1non-operati onal path(s) clocked by clock "sig n" with clock skewlarger than data delay. See Compilation Report for details.12 Er

25、ror: VHDL error at counter_clk.vhd(90): actual port"class" of mode"in" cannot be associated with formal port "class"of mode "out" 两者不能连接起来13 Warning: Ignored node in vector source file. Can't findcorresp onding node n ame "class_sig2" i n desig n

26、. 没有编写testbench文件，或者没有编辑输入变量的值testbench里是元件申明和映射14 Error: VHDL Binding Indication error atfreqdetect_top.vhd(19): port "class" in desig n en tity does nothave std_logic_vector type that is specified for the same gen ericin the associated comp onent-在相关的元件里没有当前文件所定义的类型15 Error: VHDLerror at

27、 tongbu.vhd(16): can't infer registerfor signal "gate" because signal does not hold its outside clockedge16 Warning: Found clock high time violation at 1000.0 ns onregister "|fc oun ter|lpm_co un ter:temp_rtl_0|dffs4"17 Warning: Compiler packed, optimized or syn thesized away

28、node "temp19". Ig nored vector source file no de.-"temp19"被优化掉了18 Warning: Reduced register "gatereg0" with stuck data_ inport to stuck GND19 Warning: Desig n contains 2 in put pin(s) that do not drivelogicWarning: No output depe ndent on in put pin "elk"Warni

29、ng: No output depe ndent on in put pin "sig n"输出信号与输入信号无关，20 Warning: Found clock high time violationat 16625.0 ns onregister "|impulcomp|gate1"21 Error: VHDL error at impulcomp.vhd(19): can't implementclock en able con diti on specified using binary operator "or"22

30、 Error: VHDL Association List error atperiod_c oun ter.vhd(38): actual parameter assig ned to formalparameter "alarm", but formal parameter is not declared 连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。23 Error: Ig nored con struct behavier atperiod_c oun ter.vhd(15) becaus

31、e of previous errors因为前一个错误而导致的错误24 Error: VHDL error at period_co un ter.vhd(38): type ofidentifier "alarm" does not agree with its usage as std_logic type"alarm"的定义类型与使用的类型不一致warni ng:Info: Pin num0 not assig ned to an exact locati on on the devicenum0管脚没有在器件上非配一个准确位置解决方法：进行管脚分

32、配。Warning: Found pins functioning as undefined clocks and/or memory en ablesInfo: Assu ming node "clk" is an un defi ned clock原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop 的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk ”作为未定义的时钟。措施:如果clk不是时钟，可以加“ not clock ”的约束；如果是，可以在clo

33、ck setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assig nmen ts>Timi ng an alysissett in gs.> In dividualclocks注意在Applies to node中只用选择时钟引脚一项即可，required fmax一般比所要求频率高5%卩可，无须太紧或太松。25 Error: VHDL error at shift_reg.vhd(24): can't syn thesizelogic for stateme nt with con diti ons that test for the

34、edges ofmultiple clocks 同一进程中含有两个或多个if(edge)条件，(一个进程中之能有一个时钟沿)26 Error: Can't resolve multiple con sta nt drivers for net"datain_reg22" at shift_reg.vhd(19)27 can't infer register for sig nal "num 0" because sig naldoes not hold its outside clock edge28Error: Can't el

35、aborate top-level user hierarchy29 Error: Can't resolve multiple con sta nt drivers for net"cs_in" at led_key.vhd(32) 有两个以上赋值语句，不能确定“ cs_in ”的值，30 Warning: Ignored node in vector source file. Can't findcorresp onding node n ame "over" i n desig n. 在源文件中找不到对应的节点“ over ”。31

36、 Error: Can't access JTAG chain无法找到下载链Warning (10541)的意思是设计中使用了一个未赋值的信号，并且没有复位值，这样该信号为无效值(确定但不可知)，被其他逻辑使用也许会 导致错误。Warning (10036)不用管它，大概是说有个信号未被使用，这样不会对逻辑产生任何影响，当然也可以考虑删除它。Warning (10492)是很常见的，这个关系到编码风格问题。在process里作为被判断信号(if或者case后面的)或者赋值语句右端信号通常应 该写在process的敏感信号表里。有些eda工具不检查这个，可能会导 致仿真结果与综合出来的电

37、路不一致。实际上，综合工具在综合的时候会自动把这类信号添加到敏感信号表里，但仿真工具不会，而是完全按照代码体现的语意来仿真。Reduced register .这两个应该是说明eda工具所作的优化，去掉了一些多余的D触发器。Output pins are stuck at VCC or GND如果正是希望某些输出被固定置高电平或低电平或者无所谓，就不用管它，否则请检查代码。Desig n contains 1 in put pin(s) that do not drive logic这个也比较常见，eda工具会提醒设计中没被用到的输入，然而这经常就是设 计者的本意(不关心某些输入)。Found

38、 1 node(s) in clock paths which maybe acting as ripple and/or gated clocks - node(s) analyzed as buffer(s) resulting in clock skew这就是说明门控时钟带来的扭曲http:/www.edac n.n et/html/13/85113-3875.html1. F ound clock-se nsitive cha nge duri ng active clock edge at time<time> on register " <n ame&g

39、t;"原因：vector source file 中时钟敏感信号(如：数据，允许端，清零，同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑 vector source file2. Verilog HDL assig nment warni ng at <locati on>: trun cated valuewith size <nu mber> to match size of target (<nu mber>原因:在HDL设计中对目标的位数进行了设定，如:reg4:0 a;而默认为3

40、2位,将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数3. All reachable assignments to data_out(10) assign 'O', registerremoved by optimizati on原因:经过综合器优化后，输出端口已经不起作用了4. Follow ing9 pi ns have no thi ng,GND,or VCC driv ing datain port-changes to this connectivity may change fitting results原因:第9脚

41、，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋0'，便会被接地，赋1'接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5. F ound pins fun cti oning as un defi ned clocks an d/or memoryen ables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop 的clk管脚，而此管脚没有时钟约束，因此QuartusII把“ clk ”作为未定义的时钟。措施:如果clk不是时钟，可以

42、加“ not clock ”的约束；如果是，可以 在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assig nmen ts>Timi ng an alysissett in gs.> In dividual clocks6. Timing characteristicsof device EPM570T144Care preliminary原因:因为MAXII是比較新的元件在QuartusII中的時序並不是正式版的,要等Service Pack措施:只影响Quartus 的 Waveform7. War ning: Clock l

43、ate ncy an alysis for PLL offsets is supportedfor the curre nt device family, but is not en abled措施:将 setting 中的 timing Requirements&Option->More TimingSetting->setting->Enable Clock Latency中的 on 改成 OFF8. Found clock high time violation at 14.8 ns on register"|cou nter|lpm_cou nter

44、:cou nt1_rtl_O|dffs11"原因:违反了 steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold 时间措施:在中间加个寄存器可能可以解决问题9. war ning: circuit may not operate.detected 46 non-operati onalpaths clocked by clock clk44 with clock skew larger than data delay原因:时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现措施：sett i

45、n g->tim ing Requireme nts&Opti on s->Default requiredfmax改小一些，如改到50MHZ10. Desig n contains <nu mber> in put pin(s) that do not drive logic20 人生的磨难是很多的，所以我们不可对于每一件轻微的伤害都过于敏感。在生活磨难面前，精神上的坚强和无动于衷是我们抵抗罪恶和人生意外的最好武器。真理惟一可靠的标准就是永远自相符合。土地是以它的肥沃和收获而被估价的；才能也是土地，不过它生产的不是粮食，而是真理。如果只能滋生瞑想和幻想的话，即

46、使再大的才能也只是砂地或盐池，那上面连小草也长不出来的。 原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有 输入逻辑措施:如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动.11. Warning : Found clock high time violation at 8.9ns on node 'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率12. Wa rning: Found 10 no de(s) in clock paths which may be act ingas ripple an d/or

47、gated clocks - no de(s) an alyzed as buffer(s)result ing in clock skew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的 另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。第5条补充如下:21人生的磨难是很多的，所以我们不可对于每一件轻微的伤害都过于敏感。在生活磨难面前，精神上的坚强和无动于衷是我们抵抗罪恶和人生意外的最好武器

48、。真理惟一可靠的标准就是永远自相符合。土地是以它的肥沃和收获而被估价的；才能也是土地，不过它生产的不是粮食，而是真理。如果只能滋生瞑想和幻想的话，即使再大的才能也只是砂地或盐池，那上面连小草也长不出来的。5.F ound pins fun cti oning as un defi ned clocks an d/or memoryen ables 可以忽略此警告 Assignments>Timing analysissett in gs.> In dividual clocksnew Clock sett in g->注意在Applies to node中只用选择时钟引脚一项

49、即可，required fmax 一般比所要求频率高5%即可，无须太紧或太松。增加第13条:13. CriticalWarning: Timing requirements were not met. See Reportwin dow for details.原因：时序要求未满足，措施：双击 Compilation Report->Time Analyzer-> 红色部分(如 clocksetup:'clk' 等)-> 左键单击 list path, 查看 fmax 的 SLACK REPORT再根据提示解决，有可能是程序的算法问题或fmax设置问题ps:大

50、家如果有什么难解决的 warning也可以发上来讨论一下，如果有已经解决的疑难warning解决方法,也可以一起分享经验.上面的情况如有错误之处，欢迎拍砖14. Can't achieve minimum setup and hold requirement <text> along<nu mber> path(s). See Report win dow for details.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与 时钟歪斜有关，一般是由于多时钟引起的措施：利用 Compilation Report->Time Analyzer

51、-> 红色部分(如 clock hold:'clk' 等)，在 slack 中观察是 hold time 为负值还是 setup time 为负值，然后在：Assig nmen t->Assig nment Editor->To中增加时钟名(from node finder)， Assignment Name中增加和多时钟有关的Multicycle禾口 Multicycle Hold 选项，如 hold time 为负，可使Multicycle hold 的值 >multicycle, 如设为 2 和 1。15: Can't an alyze f

52、ile - file E:/quartusii/*/*v is miss ing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施： 不管他，没什么影响16.Wa rning: Can't find sig nal in vector source file for in put pin |whole|clk10m原因：因为你的波形仿真文件(vector source file )中并没有把所 有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的17.Error: Can't name logic function scfifo0 of inst

53、ance "inst"-fun cti on has same n ame as curre nt desig n file原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字1）Quartusll对代码进行时序仿真时出现 Error: Can't con ti nuetiming simulation because delay annotation informationfor designis miss ing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时 序仿真就必须进行全编译（即工具栏上的紫色实心三角符

54、号那项）。全 仿真包括四个模块：综合器（Synthesis ）、电路装配器（Fitter ）、 组装器（Assember）和时序分析器（Timing Analyzer ），任务窗格中 会有成功标志（对号）。2）在下载运行的时候，出现下面的错误：Warning: The JTAG cable you are using is not supported for NiosII systems.You may experie nee in termitte ntJTAG com muni cati on failures withthis cable. Please use a USB Blaste

55、r revisi on B.在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的 问题。解决：在配置的时候，在run之后，进行配置，选择target conn ection ，在最后一项：NIOSII Terminal Communication Device 中，要选择 none（不要是Jtag_uart ）如果采用USB Blaster，可以选择Jtag_uart。之后再run就ok 了!3） Error: Can't compile duplicate declarations of entity "count3" into library &q

56、uot;work"此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。1. F ound clock-se nsitive cha nge duri ng active clock edge at time<time> on register " <n ame>"原因:vector source file中时钟敏感信号（如:数据，允许端，清零，同步 加载等）在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变 化的.其后果为导致结果不正确.措施:编辑 vector source file2. Ver

57、ilog HDL assig nment warni ng at <locati on>: trun cated withsize <nu mber> to match size of target （<nu mber>原因:在HDL设计中对目标的位数进行了设定，如:reg4:0 a;而默认为32位，将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数3. AII reachable assignments to data_out(10) assign 'O', registerremoved by

58、 optimizati on原因:经过综合器优化后，输出端口已经不起作用了4. Follow ing 9 pi ns have no thi ng, GND,or VCC driv ingdatain port-changes to this connectivity may change fitting results原因:有9个脚为空或接地或接上了电源措施:有时候定义了输出端口 ，但输出端直接赋 0',便会被接地，赋1'接电源.如果你的设计中这些端口就是这样用的，那便可以不理会这些warni ng5. F ound pins fun cti oning as un defi

59、 ned clocks an d/or memoryen ables原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop 的clk管脚，而此管脚没有时钟约束，因此QuartusII把“ clk ”作为未定义的时钟.措施:如果clk不是时钟，可以加“ not clock ”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改 :Assignments>Timing analysissett in gs.> In dividualclocks6. Timing characteristicsof device EPM570T144Care preliminary原因:因为MAXII是比較新的元件在Quartusll中的時序并不是正式版的,要等Service Pack措施:只影响Quartus 的 Waveform7. War ning: Clock late ncy an alysis for