时序逻辑电路与同步异步二进制计数器

1、2013-4-17函f第5章时序逻辑电路结束放映2013-4-17函f2013-4-17函f5.1寄存器.y <,.&. . *r .w-、.4 . ； *. -4、数码寄存器2013-4-17函f2013-4-17函f片-性电MI 移位寄存器2013-4-17函f2013-4-17函fL寄存器的应用实例2013-4-17函f复打触发器按触发方式分类？各自特点？触发器按逻辑功能分类？各自功能表?2013-4-173时序逻辑电路定义：时序逻辑电路在任何时刻的输出不仅取决 于该时刻的输入，而且还取决于电路的原来状态。电路构成：存储电路（主要是触发器，必不可少）j组合逻辑电路（可选）。

2、1时序逻辑电路的状态是由存储电路来记忆和表示 的。时序逻辑电路的结构框图按各触发器接受时钟信号的不同分类：同步时序电路：各触发器状态的变化都在同一时 钟信号作用下同时发生。异步时序电路：各触发器状态的变化不是同步发 生的，可能有一部分电路有公共的时钟信号，也可能 完全没有公共的时钟信号。本章内容提要：时序逻辑电路基本概念、时序逻辑电路的一般分 析方法；异步计数器、同步计数器、寄存器与移位寄存器 的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基 于功能块分析中规模时序逻辑电路的方法。寄存器1. 寄存器通常分为两大类:数码寄存器：存储二进制数码、运算结果或指令等 信息的电路。移位寄存器：

3、不但可存放数码，而且在移位脉冲作 用下，寄存器中的数码可根据需要向左或向右移位。2. 组成：触发器和门电路。一个触发器能存放一位二进制数码； N个触发器可以存放2V位二进制数码。3. 寄存器应用举例,(1) 运算中存贮数码、运算结果。(2) 计算机的CPU由运算器、控制器、译码器、寄 存器组成，其中就有数据寄存器、指令寄存器、一般 寄存器。4. 寄存器与存储器有何区别？寄存器内存放的数码经常变更，要求存取速度快, 一般无法存放大量数据。(类似于宾馆的贵重物品寄 存、超级市场的存包处。)存储器存放大量的数据，因此最重要的要求是存 储容量。(类似于仓库)2013-4-1775. L 1数码寄存器r

4、 cp；接收脉毬堰 冲（痊郦 仿入端）' Qi6id26id T接收数码输入炳<rzs(2)工作原理当CPT时，触发器更新状态， 即接收输入数码并保存。单拍工作方式：不需清除原有数据,只要CPf 到达，新的数据就会存入。、常用4D型触发器74LS175、6D型触发器74LS174. 8D型触发器74LS374或MSI器件等实现。2.由D型锁存器构成曰勺数码寄存器（1）锁存器的工作原理送数脉冲CF为锁存 控制信号输入端， 即使能信号（电平信号）QQg2&当CP=1时，。数据输入不影响电路的状态，电 路锁定原来的数据。即当使能信号结束后（锁存），数据被锁住，输出 状态保持不变

5、。(2)集成数码锁存器74LS373yCc 8Q 8D 7D 7Q 6Q 6D 5D 5Q C冈冋冋冋同同冋 冋冋冋)74LS373UJ2JL3J4JL56789J|1O1OC IQ ID 2D 2Q 3Q 3D 4D 4QGND(a)数据输出取数脉冲况廿 cp JL送数脉冲8Q 7Q 6Q 5Q 4Q 3Q 2Q 1QOC74LS373C <8D 7D 6D 5D 4D 3D 2D 1D数据输入(b)图5-3 80型锁存器74LS373(a)外引脚图(b)逻辑符号2013-4-1713表51 8D型锁存器74LS373功能表输 入 I 输 出 OC C D Q0 :1 1 1 10 :

6、1 0 |000X00 （被锁存的状态）1X:XZ （高阻态）OC为三态控制端（低电平有效）当OC=时，8个输出端均为高阻态；当OC=0时，8个输入数据1D8D能传输到输出端。 C为锁存控制输入端，送数脉冲CP从C端加入。00时，保持数据（锁存）；C=1时，接收输入数据。常用于数字系统和计算机系统中的总线。5.1.2移位寄存器移位寄存器除了具有存储数码的功能外，还具 有移位功能。移位功能：寄存器中所存数据，可以在移位脉冲 作用下逐位左移或右移。'在数字电路系统中，由于运算（如二进制的乘 除法）的需要，常常要求实现移位功能。2013-4-17171.单向移位寄存器单向移位寄存器，是指仅具

7、有左移功能或右移功亠 口J I丁口口。(1)右移位寄存器电路组成2013-4-17 工作过程（仿真运行图54电路。）、1101右移串行输入给寄存器（串行输入是 佥徐茨输入）。在接收数召輛2从输般晰族制席歸永冲把各触CP顺序输入DsrQc输出Q Qi 03010 0 0 011110 0 020110 0310 1104010 11500 10 1600 0 10700 0 0 1800 0 0 02013-4-17#时序图并行输出個樹葩翻16仙2013-4-17串行输出2013-4-1723(2)左移位寄存器串行输人仿真图56 4位左移位寄存器清工异步I清零2013-4-17# 工作过程（仿真

8、运行图56电路。）将数码1011左移串行输入给寄存器。在接收数码 前清零。 耳犬态表表5-3 4位左移位寄存器状态表CP顺序输入Dsr0c输出Q Qi 03010 0 0 0100 0 0 1210 0 10310 10 14010 11500 11060110 07010 0 0800 0 0 0 时序图。20。0申 _TLrLrLrLn_rLrLTL%L_I2013-4-17并行输出串行输出272.集成双向移位寄存器CR :异步置零端DoZ)3 :并行数码输入端 Dsr :右移串行数码输入端 CR移位脉冲输入端W、My工作方式控制端0()03：并行数码输出端DSL:左移串行数码输入端201

9、3-4-17#CC402CR% D 瓷 GND74LS194c O 1 2 3 p h b 7QQQQCMMQo Qi Q2 Q3Mi74LS194MoCP CR DsrD° D D2 D3Dsl2013-4-17#2013-4-17#(b)图双向移位寄存器74LS194(a)外引脚图(b)逻辑符号2013-4-17292013-4-17#表54 74LS194功能表1输入输岀说明1OR 陆処 CP % % 6 ® d2 乌0 Q Qi S3|oxxxxxxxxx0 0 0 0异步置零1 X X 0 X X X X X X保持保持100XXXXXXX保持保持101 f X1

10、 X X X X1 Go 2i Qa右移输入1101 t X () X X X X0 So 0i Qa右移输入0110 t 1 X X X X XSi 02 Qz 1左移输入11110 t 0 X X X X XSi 003 0左移输入0I 111 t X X 切 兔 心 d3d d-2 d?并行置数1结论：清零功能最优先（异步方式）。计数、移位、并行输入都需CP的T到来（同步方式）2013-4-17312013-4-17#3O2el0SS()XXXXXXXXX00002jX0X保w2j2j0XX保持0匸T"T-1eT莎0T-r0-0So001 O3 30 02 2- XXXXXXX

11、XXX1 O*1 ATo o并行置数d d-2 dr?工作方式控制端 MMo区分四种功能。2013-4-1733,人眼则无法锁存器，就2位译码显示器勺计数值，计 段数码显示器显示： 3 问题：辨认显示的 措施：可控制数据2位8421 BCD计数器5.1.3寄存器的应用实例1-I1Q2Q . . . 8Q_C74LS373 0C蛊制 |1D2D 8D若锁存信号c=0时，数据被锁存，译码显示电 路稳定显示锁存的数据。2013-4-17352.序列脉冲信号发生器+5 VMiMo=Ol,为右移方式，脉用 鸟经非门接2r， 同时03作为OUT。-tJ* X "J八- IR - o -w. I

12、m > < I /, > ri >ill 屮& 首先令CR=0,输出a.筈 端全为零，则£>sr为1；八CP2T4TT711T10TQoDQiO2Q2O3QaDSL 74LS194CMoM|CR151312OUTcpnjuLn_n_n_ruumrLTWuuL图5-11 8位序列脉冲信号发生器输出波形2013-4-17#2013-4-17373.顺序脉冲发生器Qo Qi Q2 Qm顺序正脉冲CPX>Mi74LS194 Mo DsrDslCR Do Ih Dz D3令丟=1、z)0A=0001. Qo=dsl先并行置数令妬陆=11,再不断左移再

13、令妬必0 =10 ,加C电路开始左移操作，由得到顺序正脉冲，宽度123456781Cp_n_n_riri_n_n_n_rQsl1 1m111 1%o111 l_2013-4-17#2013-4-1739(2)顺序负脉冲启动1T2013-4-17#12345CP T_TLTT_rTTLQoI令页=1、Do Dy D2 D-i 先并行置数 再不断左移由于 0o=OfGi 输出:91I |即昭陆=01,加CF配I电路开始右移操件，甘Q? 得到顺序负脉冲，宽度为CP的一个周期。5. 2上进制计数器结束放映f彳： ：4*aj0 t> taTv. #£ J 1异步二进制计数器同步二进制计数

14、器2013-4-1741时序逻辑电路的特点？寄存器分类？8位二进制数码需几个触发器来存放?2013-4-17#5.2二进制计数器计数器：用以统计输入时钟脉冲cp个数的电路。 计数器的分类：1. 按计数进制分二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。2. 按数字的变化规律加法计数器:随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的 电

15、路称作减法计数器。4,1-1 八住亠丄*&口耳4,n 八士士 口 ZA- Cd-r- -=T '=6 ±rMi3. 按计数器中触发器翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟 脉冲输入端上，而其它触发器的触发信号则由电路内 部提供，应翻转的触发器状态更新有先有后的计数器, 称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时 钟信号输入端，使应翻转的触发器同时翻转的计数器, 称作同步计数器。5. 2.1异步二进制计数器I 返d异步计数器的计数脉冲没有加到所有触发器的CP J.LLI 炳。当计数脉冲到来时，各触发器的翻转时刻不同。 分析时，要特别注意

16、各触发器翻转所对应的有效时钟 条件。八异步二进制计数器是计数器中最基本最简单的电 路，它一般由接成计数型的触发器连接而成,计数脉 冲加到最低位触发器的CP端,低位触发器的输出0作 为相邻高位触发器的时钟脉冲。1.异步二进制加法计数器必须满足二进制加法原则：逢二进一 （1+1=10, 即。由1-0时有进位。）组成二进制加法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次 （即用F触发器）；当低位触发器由1变为0时，应输出一个进位信 号加到相邻高位触发器的计数输入端。2013-4-1747（I） JK触发器构成的3位异步二进制加法计数器 （用CP脉冲下降沿触发）电路组成仿真一2

17、i11J -I -FF2C1<>-1K 一0011J -I - FFjClO-1K 一1ffq<7计数脉冲1J1KCP2013-4-17#2013-4-17#（CF下降沿触发）工作原理er1 =11（下降沿触发）（0下降沿触发） 计数器的状态转换表表55 3位二进制加法计数器状态转换表CP顺序012345678022iQo00001010011100011011等效十进制数012345670 时序图12345678cp n_n_n_n_n_n_n_n2o 2i02图5-13 3位二进制加法计数器的时序图状态转换图用箭头表 示状态转 换的方向圆圈内表 ）示 02000 厶的茯态

18、foooV® |02。1。0图5-14 3位二进制加法计数器的状态转换图结论如果计数器从000状态开始计数，在第八个计 数脉冲输入后，计数器又重新回到000状态，完成 了一次计数循环。所以该计数器是丿逸制加法计 数器或称为模8加法计数器。如果计数脉冲CP的频率为人，那么0。输出波形 的频率为1/跖，0输出波形的频率为1/4办，©输 出波形的频率为1/8/oo这说明计数器除具有计数 功能外，还具有分频的功能。2013-4-1753(2)由D触发器构成的3位异步二进制加法计数器 (用CP脉冲上升沿触发)QiQ00(a)J二 一 cpeoeo0 22IL tl rj 2013-4

19、-17#2013-4-17#图515由D触发器构成的3位异步二进制加法计数器(a)电路图 (b)时序图2013-4-17#2.异步二进制减法计数器必须满足二进制数的减法运算规则：01不够减，应向相邻高位借位,即10-1 = 1组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次 （即用F触发器）；当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。2013-4-1755（1）丿K触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。2i2oCP02仿真cp_rirLrLrirLrirLrLrL©|IIraIr(b)S5

20、-16 3位异步二进制减法计数器逻辑图（b）时序图2013-4-17#02 21 00等效十进制数0 0 01 1 10 1 10 1 00 0 10 0 0 0表56 3位二进制减法计数器状态表CP顺序 0123456782013-4-17401IS5-17 3位异步二进制减法计数器的状态转换图2013-4-1759（2） D触发器构成的3位异步二进制减法计数器 （用CP脉冲上升沿触发）。图5-18由Z）触发器构成的3位异步二进制减法计数器异步二进制计数器的构成方法可以归纳为： N位异步二进制计数器由N个计数型（F） 触发器组成。 若采用下降沿触发的触发器加法计数器的进位信号从£端

21、引出减法计数器的借位信号从端引出若采用上升沿触发的触发毒加法计数器的进位信号从0端引出减法计数器的借位信号从0端引出N位二进制计数器可以计2"个数，所以又可称 为2"进制计数器。异步二进制计数器的优点：电路较为简单。缺点：进位（或借位）信号是逐级传送的,工作频率不能太高；状态逐级翻转，存在中间过渡状态。状态从111000的过程？、|侖111->110->100 ->000 12013-4-17615. 2. 2同步二进制计数器返画同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。1.同步二进制加法计数器(1)设计思想：

22、 所有倉谡1i的时钟控制端均由计数脉冲cp输 入，CP的每一个触发沿都会使所有的触发器状态更 新。 应控制触发器的输入端，可将触发器接成T 触发器。当低位不向高位进位时，令高位触发器的7=0, 触发器状态保持不变；当低位向高位进位时，令高位触发器的&1,触 发嚴翻转，计数加1。63(2)当低位全1时再加1，则低位向高位进位。1 + 1 = 111 + 1 = 100111 + 1 = 10001111 + 1 = 10000 可得到卩的表达式为:T、=J 产Qq2=J 2=2=丁3=丿 3=3= 020100#2013-4-17表574位二进制加法计数器的状态转换表2013-4-17#2013-4-17#CP顺序。3 02 Q Qo2013-4-17#.01.10012345678910111213141516oooo0 0