武汉理工大学数电课设

1、武汉理工大学数字电子技术课程设计课程设计任务书 学生姓名： 专业班级： 指导教师： 工作单位： 题 目: 多功能数字钟电路设计 初始条件：本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等，也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。要求完成的主要任务: 基本功能：1、准确计时，以数字形式显示时、分、秒的时间；2、小时得计时为十二进制（或二十四进制），分和秒的计时要求为60进制；3、校正时间。扩展功能：1、定时功能；2、整点报时功能；3、仿广播电台整点报时。时间安排：1、2015年7月2日，做课设具体实施计划与课程设计报告格式的要求说明。2、2015年7月

2、2日至2015年7月5日，查阅相关资料，确定方案，仿真调试。3、2015年7月5日至2015年7月8日，焊接实物，电路调试和设计说明书撰写。4、2015年7月9日上交课程设计成果及报告，同时进行答辩。课设答疑地点：鉴主十七楼七号实验室指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日摘 要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，如今已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成数字钟，也可以利用单片机来实现数字钟等等。这些方法都各有其特点。本次设计用的是中小规模集成电路,以实现数字钟的

3、显示、校时、闹钟、报时等功能。关键词：数字钟；设计；仿真目录1设计要求31.1基本功能31.2扩展功能32原理电路的设计32.1方案设计与论证32.1.1振荡电路32.1.2分、秒六十进制计数电路62.1.3时“12翻1”计数电路72.1.4校时电路82.1.5定时控制电路92.1.6正点报时电路102.1.7报整点时数电路设计112.1.8触摸报整点时数电路152.2完整电路设计方案153仿真结果及分析153.1石英晶体振荡器测试153.2时钟基本功能测试163.3定时控制电路测试163.4正点报时测试173.5报整点时数测试184收获与体会205参考文献20多功能数字时钟电路设计1 设计要

4、求1.1 基本功能l 准确计时，以数字形式显示时、分、秒的时间。l 小时的计时要求为“12翻1”，分和秒的计时要求为60进制进位。l 校正时间。1.2 扩展功能l 定时控制。l 仿广播电台正点报时。l 报整点时数。l 触摸报整点时数。2 原理电路的设计2.1 方案设计与论证2.1.1 振荡电路方案一：石英晶体振荡器。一般来说，振荡器的频率越高，计时精度越高。石英晶体振荡器的震荡频率和稳定度较高。常用的晶振频率有32768Hz，正好是2的15次方。所以经过15次2分频后，可得到1Hz的标准脉冲。2分频电路可以使用74LS161完成。74LS161是一种典型的TTL 4位同步二进制递增计数器，有异

5、步清零端和异步置数端，可以将输出译码反馈到异步清零端，构成16以下的任意进制。其功能表如图1所示。图1 74LS161功能表由石英晶体振荡器和74LS161芯片构成的1Hz振荡电路如图2所示。图2 石英晶体振荡电路方案二：555定时器由集成电路定时器555与RC可组成多谐振荡器。其电路及工作波形如图3所示。在电路处于某一暂稳态后，经过一段时间可以自行触发翻转到另一暂稳态。两个暂稳态自行相互转换而输出一系列矩形波，从而可用作方波发生器。 图3 多谐振荡器和工作波形接通电源后，假定是高电平，则T截止，电容C充电。充电回路是VCCR1R2 C地，按指数规律上升，当上升到时（TH、端电平大于），输出翻

6、转为低电平。是低电平，T导通，C放电，放电回路为CR2T地，按指数规律下降，当下降到时（TH、端电平小于），输出翻转为高电平，放电管T截止，电容再次充电，如此周而复始，产生振荡，经分析可得 输出高电平时间 T=R1+R2Cln2输出低电平时间 T=R2Cln2输出频率 为提高频率的稳定度，可以使用555产生1kHz的脉冲，然后经过74LS90进行三次10分频，可得到1Hz的脉冲信号。74LS90是二-五-十进制计数器。其引脚图如图4所示，功能表如图5所示。图4 74LS90引脚图图5 74LS90功能表如果将CPB与QA相连，脉冲从CPB输入，则可以构成8421码的十进制计数器，完成10分频的

7、功能。将三片74LS90级联，则可得到1Hz的输出信号。由555定时器与R、C组成的振荡电路如图6所示。图6 555定时器振荡电路可计算出，采用5.6k和3.3k电阻，所得频率约为995Hz。方案选择：由于石英晶振的频率和频率稳定度更高，可以使得数字时钟走时更准确，所以选择方案一的石英晶振电路。2.1.2 分、秒六十进制计数电路方案一：74LS161计数器采用74LS161反馈清零，构成十进制计数电路显示个位，并引出其最高位的输出，作为进位信号送给下一位的时钟输入端；反馈清零构成的六进制计数电路显示十位。两者结合组成六十进制的计数电路。方案二：74LS90计数器采用74LS90，将CPB与QA

8、相连，脉冲从CPB输入，构成8421码的十进制计数器。由于74LS90是十进制8421码计数器，可用其直接作为个位计数器。而十位采取反馈清零的方法组成六进制计数器。方案选择：由于74LS90引脚更少，方便接线，且可直接用作十进制计数器，故选择74LS90方案。其电路连接如图7所示。图7 74LS90组成六十进制计数器工作原理如下：个位从0000开始，在计数脉冲作用下累加，一直到1001。由于是十进制计数器，下一个脉冲到来后，个位会清零，QD会产生一个下降沿，进而给十位一个下降沿信号，使其计数+1。十位累加到0110后，QB和QC的输出反馈到R0（1)和R0（2），从而使其清零，并在QD端产生一

9、个下降沿信号。两者结合构成了一个六十进制的计数器，并通过译码数码管显示。2.1.3 小时“12翻1”计数电路时计数电路要求为“12翻1”，即当时钟运行到12时59分59秒时，下一秒时钟应显示为1时00分00秒，这样符合日常生活中12小时制的计数规律。时的十位只有1、0两种显示结果，所以采用由D触发器74LS74改造的T触发器。时的个位采用74LS161，通过反馈控制实现09的计数和02的计数。其电路连接如图8所示。图8 “12翻1”计数电路当时的十位为0时，Q=0，经与非门输出为1，使得U16A的与门打开。若个位计数到9，即1001时，QD、QA与非得 0；接下来个位变成0，QD、QA与非得1

10、，D触发器时钟输入端1CLK获得一个上升沿，输出翻转为Q=1，与门U16A仍为打开状态，1CLK保持高电平。之后个位计数到2时，QB=1，Q、QB与非得0，与门U16A封锁，1CLK跳变为低电平；同时LOAD为低电平，准备在下一个脉冲时完成置数操作。个位的下一个脉冲到来时，74LS161置数为0001，QB、QD与非得1,1CLK获得一个上升沿，输出翻转为Q=0，LOAD恢复高电平，于是又进入了开始的状态。如此循环，电路实现了“12翻1”的计数功能。2.1.4 校时电路当数字钟接通电源或者计时出现误差时，需要校正时间。校时是数字钟应具备的基本功能。为使电路简单，这里只进行分和小时的校时。对校时

11、电路的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。方案一：快校时通过开关控制，选择脉冲的来源1Hz脉冲信号，使计数器对1Hz的校时脉冲计数。方案二：慢校时用手动操作产生一个单脉冲，作为校时脉冲。方案选择：使用快校时方式校时更为迅速方便，所以选择快校时方式。校时电路如图9所示。图9 校时电路图中，J1和J2分别为校“时”和校“分”用的单刀双掷开关。当开关拨到左边时，1Hz校时脉冲接入，对相应部分进行校时操作。由于快关切换时可能会产生抖动，所以接入了C3和C4电容进行简单的去抖操作。必要时还应将其改为去抖动开关电路。2.1.5 定时控制电路要求数字时钟在指定的时

12、间发出信号，驱动音响电路进行“闹时”。例如要求在11时10分启动闹时。此刻时的状态为1 0001，分的状态为0001 0000，可以通过把所有输出为1的位相与，所有输出为0的位相或，两者结果均为1时启动定时控制。定时控制电路如图10所示。图10 定时控制电路2.1.6 正点报时电路正点报时电路的功能要求是，每当数字钟计时快要到正点时发出声响，通常按4低音1高音的顺序发出间断的声响，以最后一声高音结束时的时刻为正点时刻。电路如图11所示。图11 正点报时电路左边的四个逻辑门决定了最终的与非门的通断：在59分51秒、53秒、55秒、57秒、59秒时与非门打开；右下方的四个逻辑门决定了通过与非门的信

13、号是1kHz还是500Hz。当时间为59秒时，通过与非门送达扬声器的信号频率为高音1kHz，其余时间是低音500Hz。1kHz和500Hz的脉冲信号可由晶振电路经分频获得。2.1.7 报整点时数电路设计此功能要求是：每当数字时钟计时到整点时发出声响，且几点响几声。现这一功能的电路主要由编码器、减法计数器、逻辑控制电路三部分组成，它们之间的关系如下所示： l 编码器电路需要把小时计数的5个输出端按照“12翻1”的要求转换为减法计数4个输入端所需的8421码。编码器的真值表如图12所示。小时计数输出减法计数器输入Q4 Q3 Q2 Q1 Q0D3 D2 D1 D00 0 0 0 1 00010001

14、00010000110011001000100001010101001100110001110111010001000010011001100001010100011011100101100图12 编码器真值表根据真值表，可以用卡诺图化简的方式获得各位的逻辑表达式：D0=Q0D1=Q4Q1D2=Q2+Q1Q4D3=Q3+Q4根据以上逻辑表达式，用与非门组成的编码器如图13所示。图13 编码器组合逻辑电路为电路设计方便，把编码器封装成了如图14所示的集成电路。其中IO1IO5对应小时计数的输出端Q0Q4，IO6IO9对应减法计数器的输入端D0D3。图14 编码器封装l 减法计数器减法计数器采用7

15、4LS191芯片。74LS191是一个4位十六进制同步加/减计数器，其功能表和引脚图如图15和图16所示。图15 74LS191功能表图16 74LS191引脚图当计数器减到零时，CPout会输出一个与输入时钟信号低电平时间相等且同步的负脉冲。l 逻辑控制电路逻辑控制电路用来控制减法计数器的清零与置数，控制音响电路的输入信号，同时也受分钟部分计数脉冲的影响。由以上三部分组成的报时电路如图17所示。其中示波器部分实际应以扬声器代替。图17 报整点时电路其工作原理如下：首先通过开关对D触发器进行清零操作，使输出Q=0，封锁相连接的与门，同时LOAD=1,191进行置数操作。RCO在未溢出时输出为1

16、，所连接的与门处于开启状态。当分钟由59变到00时，分钟的十位由1跳变为0，产生一个下降沿，小时计数+1并对191进行了置数；同时此下降沿经过非门和与门，给D触发器一个上升沿，使其翻转为Q=1，经两个非门延时后，使与门打开；LOAD=1，191在1Hz脉冲作用下进行减法计数。此时1kHz的信号和1Hz脉冲相与，可驱动扬声器每秒发声1次。当减法计数到0时，RCO输出一个负脉冲，经过与门作用于CLK，使D触发器翻转为Q=0，191又进入置数状态，直到下一个整点到来，重复以上步骤，从而实现整点报时功能。2.1.8 触摸报整点时数电路在自动报时数电路的基础上，增加一触发脉冲控制电路。2.2 完整电路设

17、计方案实现3个基本功能的核心电路设计如图18所示。扩展功能只需要在各个计数器的输出端并联即可。图18 完整电路方案核心电路部分3 仿真结果及分析3.1 石英晶体振荡器测试测试石英晶振的输出频率，结果为5.7MHz，如图19所示。图19 石英晶振测试无论如何更改电容或者反相器，晶振的输出频率总是在MHz数量级。结果分析：石英晶振未能输出32.768kHz的频率。因为实际输出频率远远高于晶振设定频率，所以推测是石英晶振发生自激振荡。因为振荡器测试未成功，后面电路的测试用函数信号发生器产生方波来代替晶体振荡器。3.2 时钟基本功能测试给电路提供1Hz的方波信号，并控制校时开关进行快校时，结果时、分电

18、路都完成了0059的循环变化，而小时部分实现了“12翻1”的效果。测试时的状况如图20所示。图20 时钟基本功能测试结果分析：电路完全满足三项基本功能的要求。3.3 定时控制电路测试用快校时使得时钟接近设定的时间（11时10分），用示波器观察蜂鸣器上的电压。当时间转变为11时10分时，蜂鸣器上电压跳变为高，可以发声。如图21所示。图21 定时控制电路测试结果分析：定时控制电路功能正常，满足设计要求。3.4 正点报时测试用示波器观察喇叭上的电压。当时间接近整点时，喇叭上出现周期性的声音信号，如图22所示。图22 正点报时电路测试3.5 报整点时数测试首先对编码器的输出进行测试。观察其输出波形，发现电路存在尖脉冲，产生了冒险，如图23所示。图23 冒险现象为消除冒险现象，在输出端并联了电容滤除尖脉冲。改进后的结果如图24所示，消除了冒险现象。图24 冒险消除接下来对扬声器端的电压进行观测。结果当时钟