ch若干典型的时序逻辑集成电路实用实用教案

1、 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC374脉冲边沿脉冲边沿(binyn)(binyn)敏感的寄存器敏感的寄存器第1页/共83页第一页，共84页。 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC/HCT3741111110111第2页/共83页第二页，共84页。8位位CMOS寄存器寄存器74LV374高阻高阻HHH高阻高阻LLH存入数据，禁止输出存入数据，禁止

2、输出HHL对应内部触发对应内部触发器的状态器的状态LLL存入和读出数据存入和读出数据Q0Q7DNCP输出输出内部触发器内部触发器输输 入入工作模式工作模式OE1nNQ第3页/共83页第三页，共84页。2、移位、移位(y wi)寄寄存器存器 移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动移动(ydng)(ydng)的逻辑功能部件。的逻辑功能部件。按移动按移动(ydng)(ydng)方式方式分分单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器左移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存

3、器的逻辑功能分类移位寄存器的逻辑功能移位寄存器的逻辑功能右移位寄存器右移位寄存器第4页/共83页第四页，共84页。 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) (1) 基本基本(jbn)(jbn)移位移位寄存器寄存器（a a）电路）电路(dinl)(dinl)串行数据串行数据(shj)(shj)输输入端入端串行数据输出端串行数据输出端并行数据输出端并行数据输出端第5页/共83页第五页，共84页。D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1

4、Q3n+1 =D3 = Qn22、写出激励、写出激励(jl)方程：方程：3、写出状态方程：、写出状态方程：(b). (b). 工作工作(gngzu)(gngzu)原理原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 D2=Qn1D0 D2 D1 D3 第6页/共83页第六页，共84页。 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后后2CP 后后3CP 后后4CP 后后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n

5、+1 =Qn2 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 1011D0 D2 D1 D3 Q0 Q1 Q2 Q3 DSI =11010000,从高位从高位(o wi)开始输入开始输入第7页/共83页第七页，共84页。 DSI CP 1 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,从高位开始从高位开始(kish)输入输入 串串行行输输出出 并并行行输输出出DPO 经过经过4个个CP脉冲作用脉冲作用(zuyng)后，从后，从DS 端串行输入的数码就可以从端串行输入的数

6、码就可以从Q0 Q1 Q2 Q3并并行输出。行输出。 串入串入并出并出 经过经过(jnggu)7个个CP脉冲作用后，从脉冲作用后，从DSI 端串行输入的数码就可以从端串行输入的数码就可以从DSO 端串行输出。端串行输出。 串入串入串出串出 Q0 Q1 Q2 Q3(DSO) 第8页/共83页第八页，共84页。（2 2）典型）典型(dinxng)(dinxng)集成电路集成电路8 8位移位移(wiy)(wiy)位寄存器位寄存器74HC/HCT16474HC/HCT164 1D C1 R 1 1 1 1 1 Q0 1D C1 R 1 Q1 1D C1 R 1 Q7 CP CRDSA DSB &

7、; 内部逻辑图内部逻辑图第9页/共83页第九页，共84页。2. 多功能双向移位多功能双向移位(y wi)寄存器寄存器 D0 FF0 D1 FF1 D2 FF2 D3 FF3 并并行行输输入入 并并行行输输出出 右右移移串串行行输输入入（DIR） 左左移移串串行行输输出出（DOL） 右右移移串串行行输输出出（DOR） 左左移移串串行行输输入入（DIL） Q0 Q1 Q2 Q3 多功能移位寄存器工作模式简图多功能移位寄存器工作模式简图（1）工作）工作(gngzu)原理原理高位移向低位高位移向低位-左移左移低位移向高位低位移向高位-右移右移第10页/共83页第十页，共84页。 1D C1 1D C1

8、 FFm 0 1 3 2 1 0 MUX MUXm Dm1 Dm FFm1 1D C1 FFm+1 Dm+1 Dm CP S1 S0 Qm1 Qm Qm+1 实现多种功能实现多种功能(gngnng)(gngnng)双向移位寄存器的一种方案双向移位寄存器的一种方案( (仅以仅以FFmFFm为例为例) )nmnmQQ11 nmnmQQ11 mnmDQ 1S1S0=00S1S0=01高位移高位移(wiy)向低位向低位S1S0=10S1S0=11nmnmQQ 1并入并入(bn r)不变不变低位移低位移向高位向高位第11页/共83页第十一页，共84页。（2）典型集成电路）典型集成电路(jchng-din

9、l)CMOS 4位双向移位寄存器位双向移位寄存器74HC/HCT194 1S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 & & & & 1 DI2 & & & & 1 DI3 1 DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q

10、1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 第12页/共83页第十二页，共84页。双向万能(wnnng)移位寄存器74LS194 S0,S1:工作模式选择 S1S000，保持 S1S001，右移 S1S010，左移 S1S011，并行输入 CLEAR: 清零，低电平时所有(suyu)触发器复位 DIR：右移串行输入 DIL：左移串行输入并行数据输出1SDRCLKIRDILDQ0Q1Q2Q33D2D1D0D0S74LS1941S0SDRCLK第13页/共83页第十三页，共84页。74HCT194 的功能表的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ

11、2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左左移移DSL右右移移DSRS0S1行行并行输入并行输入时钟时钟CP串行输入串行输入控制信控制信号号清清零零输输 出出输输 入入nQ0nQ1nQ2第14页/共83页第十四页，共84页。双向万能(wnnng)移位寄存器74LS194的级联d0d1d2d301第15页/共83页第十五页，共84页。1SDRCLKIRDILD0Q1Q2Q3Q3D2D1D0D0S74LS1941SDRCLKIRDILD0Q1Q2

12、Q3Q3D2D1D0D0S19474LS1S0SDRCLK并行数据输出并行数据输入右移串行输入左移串行输入第16页/共83页第十六页，共84页。移位(y wi)(y wi)寄存器构成的移位(y (y wi)wi)型计数器 1. 环形(hun xn)计数器 环形计数器的特点(tdin)： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。第17页/共83页第十七页，共84页。移位(y wi)(y wi)寄存器构成的移位(y (y wi)wi)型计数器 1. 环形(hun xn)计数器第18页/共83页第十八页，共84页。环形(hu

13、n xn)移位计数器构成彩灯控制电路 图中555多谐振荡器构成时钟源,通过调节(tioji)信号频率,控制彩灯移动的快慢。电阻R2和电容器C1构成微分电路,起到上电置数的作用,给右移环形计数器置数。100000000100000000100000000100000000100000000100000000100000001第19页/共83页第十九页，共84页。 两片74LS194分别接成4位右移环形计数器和4位左移环形计数器。接通电源,74LS194的输出(shch)从左至右,将循环经过10000001010000100010010000011000这4种状态,灯光从两边向中间进行流水循环。第

14、20页/共83页第二十页，共84页。2扭环形(hun xn)计数器为了增加(zngji)有效计数状态，扩大计数器的模，可用扭环形计数器。 一般来说，N位移位寄存器可以组成(z chn)模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。第21页/共83页第二十一页，共84页。2、计数器的分类、计数器的分类(fn li)按脉冲输入方式按脉冲输入方式(fngsh)(fngsh)，分为同步和异步计数器，分为同步和异步计数器按进位按进位(jnwi)(jnwi)体制，分为二进制、十进制和任意进制计数器体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器按逻辑功能，分为加

15、法、减法和可逆计数器概概 述述1、计数器的逻辑功能计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。冲序列及进行数字运算等等。6.5.2 计计 数数 器器第22页/共83页第二十二页，共84页。同步同步(tngb)(tngb)计数计数器器异步计数器异步计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器加计数器加计数器减计数器减计

16、数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器第23页/共83页第二十三页，共84页。(1) 异步二进制计数器异步二进制计数器-4位异步二进制加法位异步二进制加法(jif)计数器计数器 工作(gngzu)(gngzu)原理 FF0 R CR Q0 1 FF1 R FF2 R FF3 R 1 CP Q1 Q2 Q3 1 1 1 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 C C C C 1、 二进制计数器二进制计数器第24页/共83页第二十四页，共84页。 CP 1 2 3 4 5 6 7 8 9 10

17、 11 12 13 14 15 16 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Q1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q3 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 结论结论(jiln):CPQff210 CPQff411 CPQff812 计数器的功能计数器的功能(gngnng)：不仅可以计数也可作为分频器。：不仅可以计数也可作为分频器。CPQff1613 第25页/共83页第二十五页，共84页。 Q0 CP Q1 Q2 Q3

18、 1 2 3 4 5 6 7 8 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 9 10 11 12 13 14 15 16 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1tpd 2tpd 3tpd 4tpd 4tpd 如考虑每个触发器都有如考虑每个触发器都有1tpd的延时，电路的延时，电路(dinl)会出现什么问题？会出现什么问题？异步计数异步计数(j sh)脉冲的最小周期脉冲的最小周期 Tmin=n tpd。（

19、。（n为位数）为位数） 第26页/共83页第二十六页，共84页。典型集成电路 中规模集成电路74HC/HCT39374HC/HCT393中集成了两个(lin )4(lin )4位异步二进制计数器在 5V 5V、2525工作条件下，74HC/HCT39374HC/HCT393中每级触发器的传输延迟时间典型值为6ns6ns。 1CP 1 2 1 1crRR 1Q0 1Q1 1Q2 1Q3 3 4 5 6 2CP 13 12 2 2crR 2Q0 2Q1 2Q2 2Q3 11 10 9 8 74HC/HCT393的逻辑的逻辑(lu j)符号符号第27页/共83页第二十七页，共84页。Q0在每个在每个

20、CP都翻转都翻转(fn zhun)一次一次Q1仅在仅在Q0=1后的下一个后的下一个CP到来到来(doli)时翻转时翻转FF0可采用可采用(ciyng)T=1的的T触触发器发器FF1可采用可采用T= Q0的的T触发器触发器Q3仅在仅在Q0=Q1=Q2=1后的下一个后的下一个CP到来时翻转到来时翻转FF2可采用可采用T= Q0Q1T的触发器的触发器Q2仅在仅在Q0=Q1=1后的下一个后的下一个CP到来时翻转到来时翻转FF3可采用可采用T= Q0Q1Q2T的触发的触发器器4位二进制计数器状态表000001611111150011114010111300011120110111001011001001

21、9000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出进位输出电路状态电路状态计数顺序计数顺序(2)二进制同步加计数器二进制同步加计数器第28页/共83页第二十八页，共84页。 FF0 1D C1 T0=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 4位二进制同步位二进制同步(tngb)加计数器逻辑图加计数器逻辑图CE

22、=0保持不变保持不变CE=1计数计数 CEQQQQQQTCEQQQQTCEQQTCET0120123010120010第29页/共83页第二十九页，共84页。 Q0 CP Q1 Q2 Q3 1tpd 4位二进制同步位二进制同步(tngb)加计数器时序图加计数器时序图第30页/共83页第三十页，共84页。 D0 & 1 & 1 & 1 F F0 1 D C 1 R Q Q = & & & 1 F F1 1 D C 1 R Q Q = & & & 1 F F2 1 D C 1 R Q Q = & & &

23、 1 F F3 1 D C 1 R Q Q = = 1 1 Q0 1 Q1 1 Q2 1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 C E T C EP P E C P C R (2)典型典型(dinxng) 集成计数器集成计数器74LVC1612选选1数据数据(shj)选择器选择器第31页/共83页第三十一页，共84页。(a) 外引线排列图； (b) 逻辑(lu j)符号 74LS161型四位同步二进制计数器D0D1D3D2UCC:16GND:8CEPCETCPPECR34561112131415Q0Q3Q1Q2TC74LS161710291D01CP23

24、4TC5D36CEP7GND8911101213141516+UCC74LS161PED1D2CETQ0Q3Q1Q2CR(a)(b)第32页/共83页第三十二页，共84页。74LVC161逻辑逻辑(lu j)功能表（异步清零，同步置数）功能表（异步清零，同步置数）输输 入入输输 出出清零清零预置预置使能使能时时钟钟预置数据输入预置数据输入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*PECRCR的作用？的作用？PE的作用？的作用？TC=CETQ3Q2Q1Q0第33页/共8

25、3页第三十三页，共84页。(2)(2)时序时序(sh x)(sh x)图图 CR PE CP CEP CET Q0 Q1 Q2 Q3 TC 计数计数 保持保持 异步清零异步清零 同步同步预预置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q0第34页/共83页第三十四页，共84页。例例6.5.1 试用试用(shyng)74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2

26、 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 第35页/共83页第三十五页，共84页。16116374LS163: 4位同步(tngb)二进制加计数器。（同步(tngb)清零，同步(tngb)置数）161 CLO

27、CK163 CLOCK第36页/共83页第三十六页，共84页。（补充(bchng)）4位二进制同步可逆计数器741910111LD预置100EN使能01D/ U加/减控制CP时钟d3 d2 d1 d0 D3 D2 D1 D0预置数据输入d3 d2 d1 d0保 持计 数计 数Q3 Q2 Q1 Q0输 出工作模式异步置数数据保持加法计数减法计数74191的功能表第37页/共83页第三十七页，共84页。异步二异步二-十进制计数器（十进制计数器（74HC/HCT390） CP1 CP0 CR 1 1 FF0 C R 1 Q0 Q1 Q2 Q3 1 1 1 1 C R C R & FF1 FF

28、2 FF3 C R 1 1 1 1 1 1 1 1 1 将图中电路按以下将图中电路按以下(yxi)两种方式连接：两种方式连接：试分析它们试分析它们(t men)的逻辑输出状态。的逻辑输出状态。0CP1CP接计数脉冲信号，将接计数脉冲信号，将Q0与与相连；相连；（1）1CP0CP接计数脉冲信号，将接计数脉冲信号，将Q3与与相连相连（2）2、 非二进制计数器非二进制计数器第38页/共83页第三十八页，共84页。两种连接两种连接(linji)方式的状态表方式的状态表计数顺序计数顺序连接方式连接方式1（8421码）码）连接方式连接方式2（5421码）码）Q3Q2Q1Q0Q0Q3Q2Q100000000

29、0100010001200100010300110011401000100501011000601101001701111010810001011910011100第39页/共83页第三十九页，共84页。3 3集成(j chn)(j chn)十进制计数器举例（1）8421BCD码同步(tngb)加法计数器7416001111RD清零0111LD预置 0 01 1EP ET使能CP时钟 d3 d2 d1 d0 D3 D2 D1 D0预置数据输入0 0 0 0d3 d2 d1 d0保 持保 持十进制计 数Q3 Q2 Q1 Q0输出工作模式异步清零同步置数数据保持数据保持加法计数7416074160

30、的功能表第40页/共83页第四十页，共84页。（2）二五十进制异步加法(jif)计数器74290二进制计数器的时钟(shzhng)(shzhng)输入端为CP1CP1，输出端为Q0Q0；五进制计数器的时钟(shzhng)(shzhng)输入端为CP2CP2，输出端为Q1Q1、Q2Q2、Q3Q3。7429074290包含(bohn)(bohn)一个独立的1 1位二进制计数器和一个独立的五进制计数器。 如果将Q0 0与CP2 2相连，CP1 1作时钟输入端，Q0 0Q3 3作输出端，则为84218421BCD码十进制计数器。第41页/共83页第四十一页，共84页。 7 4 2 9 0 的 功 能(

31、gngnng)： 异 步 清 零 ( q n ln)。 计 数 ( j sh)。 异步置数（置9 9）。 复位输入复位输入置位输入置位输入时时 钟钟输输 出出工作模式工作模式R0（1） R0（2）R9（1） R9（2）CPQ3 Q2 Q1 Q01 11 10 00 0 0 00 0 0 0异步清零异步清零0 01 11 11 0 0 11 0 0 1异步置数异步置数0 0 0 00 00 0计计 数数计计 数数计计 数数计计 数数加法计数加法计数第42页/共83页第四十二页，共84页。S92S91Q3Q0Q2Q1R01R02CP2CP1五进制输出五进制输出计数脉冲计数脉冲输入输入输入计数脉冲十

32、分频输出(进位输出)计数(j sh)状态计数器输出S92S91Q3Q0Q2Q1R01R02CP2CP1第43页/共83页第四十三页，共84页。 二二. 用集成用集成(j chn)计数器构成任意进制计数器计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法(shf)跳过多余的7个状态，则可实现模9计数器。1 反馈反馈(fnku)清零法清零法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110

33、 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 异步清零法异步清零法: :适用于具有适用于具有异步清零端异步清零端的集成计数器。的集成计数器。（1）异步清零法）异步清零法小结：（1）异步清零法：N进制有N+1个状态，第N+1个状态(N对应的二进制数)出现时立即清0。第44页/共83页第四十四页，共84页。第45页/共83页第四十五页，共84页。1111S92S91Q3Q0Q2Q1R01R02CP2CP1计数器清零(qn ln)S92S91Q3Q0Q2Q1R01R02CP2CP1计数器清零&.第46页/共83页第四十六页，共84页。例：

34、画出状态图,说明(shumng)它是几进制计数器.6进制计数器小结(xioji)：（1）异步清零法：N进制有N+1个状态，第N+1个状态(N对应的二进制数)出现时立即清0。0110第47页/共83页第四十七页，共84页。例：试分析(fnx)它是几进制计数器.12进制计数器小结：（1）异步清零法：N进制有N+1个状态(zhungti)，第N+1个状态(zhungti)(N对应的二进制数)出现时立即清0。&第48页/共83页第四十八页，共84页。（2）同步(tngb)清零法同步清零法适用于具有( jyu)同步清零端的集成计数器。例：用集成计数器74163和与非门组成的6进制计数器。小结：（

35、1）异步清零法：N进制有N+1个状态，第N+1个状态(N对应的二进制数)出现时立即清0。（2）同步清零法：N进制有N个状态，第N个状态出现时(N-1对应的二进制数),需等到下一个(y )CP时钟到来才清0。第49页/共83页第四十九页，共84页。2 反馈反馈(fnku)置数法置数法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 例 用74LVC161构成(guchng)九进制加计数器。 同步预置数法适用同步

36、预置数法适用(shyng)于具有同步预置端的集成计数器。于具有同步预置端的集成计数器。方法一：从16个状态中找出9个状态若预置计数器初始值Q3Q2Q1Q0=0000（1）同步置数法： N进制有N个状态；（2）同步置数计数器，预置初始值的计算方法： N=N末-N初+1；第50页/共83页第五十页，共84页。2 反馈反馈(fnku)置数法置数法 1001 1101 0111 1100 1011 1010 1000 1111 1110 Q3Q2Q1Q0 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 1 1 1 例 用7

37、4LVC161构成(guchng)九进制加计数器。 （1）同步预置）同步预置(y zh)数法适用于具有同步预置数法适用于具有同步预置(y zh)端的集成计数器。端的集成计数器。小结：（1）同步置数法：N进制有N个状态；（2）同步置数计数器，预置初始值的计算方法： N=N末-N初+1； N=M模数-N初方法二 ：应用TC进位标志第51页/共83页第五十一页，共84页。例：画出状态图，说明用集成(j chn)计数器74160（同步十进制计数器）和与非门组成的是几进制计数器。7进制计数器第52页/共83页第五十二页，共84页。（2）异步预置(y zh)数法异步预置数法适用(shyng)于具有异步预置

38、端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。小结：（1）同步(tngb)置数法：N进制有N个状态；(2) 异步置数法：N进制有N+1个状态； N=N末-N初第53页/共83页第五十三页，共84页。例例6.5.1 试用试用(shyng)74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q

39、1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 三计数器的级联( (扩展(kuzhn)(kuzhn)第54页/共83页第五十四页，共84页。例 用74160 （同步十进制加法(jif)计数器）组成48进制计数器。方法：（1 1）先将两芯片(xn pin)(xn pin)采

40、用同步级联方式连接成100100进制计数器；（2 2）然后再用异步清零法组成4848进制计数器。解：因为解：因为N N4848，而，而7416074160为模为模1010计数器，所以计数器，所以(suy)(suy)要用两片要用两片7416074160构成。构成。两片74160（同步十进制计数器）最大可以实现多少进制的计数？三计数器的级联1、同步级联第55页/共83页第五十五页，共84页。1CLK1计数输入1EPCDR0Q1Q2Q3Q3D2D1D0DCLKETLD74160 (1)EPCDR0Q1Q2Q3Q3D2D1D0DCLKETLD74160 (2) 例6.3.4电路的整体(zhngt)置零

41、方式1G2G进位输出第56页/共83页第五十六页，共84页。1CLK1计数输入进位输出 例6.3.4电路的整体置数方式G1EPCDR0Q1Q2Q3Q3D2D1D0DCLKETLD74160 (1)EPCDR0Q1Q2Q3Q3D2D1D0DCLKETLD74160 (2)第57页/共83页第五十七页，共84页。例：用两片74161 74161 （4 4位同步二进制加法(jif)(jif)计数器）采用同步级联方式构成的8 8位二进制同步加法(jif)(jif)计数器，模为161616=25616=256。两片74161 （4位二进制加法(jif)计数器）怎样组成48进制计数器？第58页/共83页第

42、五十八页，共84页。2、异步级联 例：用两片74191 (4位二进制同步(tngb)可逆计数器)采用异步级联方式构成8位二进制异步可逆计数器。LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(2)LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(1)计数脉冲D/UENL0132Q Q Q QQ6Q7Q4Q5D 用计数器的进位/借位输出RCO作为高位芯片(xn pin)的时钟信号第59页/共83页第五十九页，共84页。3 用计数器的输出端作进位(jnwi)/借位端 有的集成计数器没有进位(jnwi)/借位输出端，这时可根据具体情况，

43、用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位(jnwi)/借位。例：用两片74290采用(ciyng)异步级联方式组成的二位8421BCD码十进制加法计数器。 模为1010=100第60页/共83页第六十页，共84页。11689UCC1Q21Q11RD1Q01Q3地1C02Q32Q22Q12Q02RD2C02C11C1第61页/共83页第六十一页，共84页。计数(j sh)脉冲十位(sh wi)个位&2Q32Q02Q22Q12RD2C12C01Q31Q01Q21Q11RD1C11C0第62页/共83页第六十二页，共84页。分析如图所示逻辑电路为多少(dusho)进制计数器；如果

44、不改变电路结构图，要实现120进制计数，需要并行置入(D3D2D1D0)的二进制数为多少(dusho)。 (1) 图6是由两74161构成256进制计数,而并入(bn r)的二进制数 (10101100)2 =（172）10 ， 所以图6实现模为256-172=84进制计数器。 (2) 如要实现120进制计数,则要并入(bn r)的数为 （256-120）10=（136）10=（10001000）2 即并行置入为10001000 。第63页/共83页第六十三页，共84页。N-1=(0101 0011)2=(5X161+3X160)=83N=84第64页/共83页第六十四页，共84页。74LS1

45、6174LS161N=(0101 0011)2=(5X161+3X160)=83第65页/共83页第六十五页，共84页。74LS16074LS160N=(0101 0011)2=(5X101+3X100)=53第66页/共83页第六十六页，共84页。6.3 时序逻辑电路(lu j din l)设计【例6-10】用同步置位法实现(shxin)10进制计数器（采用4位二进制计数器74161） 0110 0111 1000 1001 1010 1011 1100 1110 1111 1101 0000 0001 0010 0101 0100 0011 /0 /0 /0 /0 /0 /0 /0 /0

46、/0 /0 /0 /0 /0 /0 /0 /1 第67页/共83页第六十七页，共84页。3.用一片74161（4位二进制计数器）实现如图7的状态转移图功能，画出电路(dinl)连线图。解：根据图7状态转移(zhuny)图，从状态0000和1000到下一状态分别为0110和1110，这时没有按照计数器加法规律转移(zhuny)，。其他状态的转移(zhuny)规律是以加法计数器规律进行。因此用74161 实现图7功能的电路如下：第68页/共83页第六十八页，共84页。1 1组成(z (z chn)chn)分频器 前面提到(t do)，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可

47、用模N计数器组成N分频器。解：解： 因为因为32768=21532768=215，经，经1515级二分频，就可获得级二分频，就可获得(hud)(hud)频率为频率为1Hz1Hz的的脉冲信号。因此将四片脉冲信号。因此将四片7416174161级联，从高位片（级联，从高位片（4 4）的）的Q2Q2输出即可。输出即可。例例6.3.26.3.2 某石英晶体振荡器输出脉冲信号的频率为3276832768Hz，用7416174161组成分频器，将其分频为频率为1 1Hz的脉冲信号。321421221211521四、集成计数器的应用四、集成计数器的应用( (其它应用其它应用) )第69页/共83页第六十九页

48、，共84页。2、序列、序列(xli)信号发生器信号发生器第70页/共83页第七十页，共84页。2 2组成(z chn)(z chn)序列信号发生器序列信号在时钟脉冲作用(zuyng)下产生的一串周期性的二进制信号。例：试分析用74161及门电路构成(guchng)的序列信号发生器。其中74161与G1构成了一个模5计数器。 ，因此，这是一个01010序列信号发生器，序列长度P=5。20QQZ 01010Z输出0 0 1 0 1 00 1 11 0 00 0 0 Q1 n+1 Q1 n+1 Q0 n+1 次 态0 0 0 0 0 10 1 00 1 11 0 0 Q2 n Q1 n Q0 n 现

49、 态状 态 表第71页/共83页第七十一页，共84页。DR LD Y 第72页/共83页第七十二页，共84页。 例6.3.3 试用计数器74161和数据选择器设计一个(y )01100011序列发生器。 解：由于序列长度P=8，故将74161构成(guchng)模8计数器，并选用数据选择器74151产生所需序列。第73页/共83页第七十三页，共84页。3、顺序、顺序(shnx)脉冲发生器（脉冲分配器）脉冲发生器（脉冲分配器）第74页/共83页第七十四页，共84页。NoImageD1C1D1C1D1C1D1C1第75页/共83页第七十五页，共84页。DR LD S3 S2 ()CP Y3Y2 Y1 Y0 Y7 Y6 Y5 Y4 3P 2P 1P 0P 7P 5P 6P 4P 第76页/共83页第七十六页，共84页。例题例题(lt)(lt)：第77页/共83页第七十七页，共84页。1如图所示为计数器74161（初态为0）和8选1选择器74151构成(guchng)序列信号发生器，根据时钟信号CP画出输出端Z的波形。74161和与非门组成(z chn)6进制计数器，由7415