数字集成电路可测性设计及验证方法学PPT课件

1、2021-11-241主要内容 可测性基础 可测性设计工具 验证的必要性 验证方法学介绍 验证工具介绍第1页/共101页可测性基础 什么是可测性设计？ 物理瑕疵及故障模型 单一故障模型：SAF Model 可测性设计常用方法 检测SAF的算法：D算法 测试矢量集 故障覆盖率2021-11-242第2页/共101页2021-11-243什么是可测性设计？ 可测性设计, Design For Test,即DFT 。 为了测试所设计IC有没有被正确的制造出来（测试半导体生产处理过程中的瑕疵，不是测试芯片设计的对错)。 DFT=增加芯片逻辑+生成测试矢量集（供测试设备用）第3页/共101页2021-1

2、1-244物理瑕疵和故障模型 1.开路和短路 2.金属线之间的电桥 3.漏源穿通CMOS反相器中的物理缺陷第4页/共101页2021-11-245物理故障 逻辑故障 封装引脚间的漏电或短路 单一固定故障芯片焊接点到管脚连线断裂 延时故障表面玷污、含湿气 短路或者开路故障金属层迁移、应力、脱皮 金属层开路、短路 第5页/共101页2021-11-246 固定1故障： U0的输入端A固定接在高 电平上，其值一直为“1” 固定0故障： U1的输出端Y固定接在 低电平上，其值一直为“0”单一固定故障：stuck-at fault第6页/共101页2021-11-247DFT常用方法功能点测试 需在每个

3、测试点增加可控的输入和输出，I/O增加扫描测试（基于D算法） 结构化的DFT技术，全扫描和部分扫描内建自测试 消除了对ATE的存储能力和频率的限制，更具发展潜力第7页/共101页2021-11-248D算法 D算法是20世纪60年代IBM提出测试SAF（stuck-at fault model，简称SAF模型）的，D算法在没有故障和有故障的电路之间产生了逻辑的差异（Discrepancy），D为Discrepancy缩写，D算法即为差异算法。n经典的D算法如下：1、瞄准特定的SAF。2、驱动故障节点为反向值。3、把错误传送到输出端口。4、记录测试向量，减掉已测试过的故障。 第8页/共101页2

4、021-11-249D算法 第一步：是把某个节点作为测试目标，我们把U1的输出端作为测试的目标，探测它有无SA0的故障。第9页/共101页2021-11-2410D算法 第二步：是通过驱动该节点为相反的值以激活（activate）目标的故障。 输入端口输入逻辑“0”，如U1输出没有SA0的故障，其逻辑“1”；如U1输出有SA0的故障，其逻辑为“0”。 可以通过测试其逻辑值来判断值该节点是否有SA0的故障。第10页/共101页2021-11-2411D算法 第三步：是把故障效应传送到输出端口，可以在输出端口观测到其逻辑值，有故障节点的逻辑值通过组合电路后可能会反向，但是差异还保留着。第11页/共

5、101页2021-11-2412D算法 第四步：记录向量。成功的测试向量被记录在内存里，已测试的故障从目标故障的清单里减掉。第12页/共101页2021-11-2413可测试的触发器有两种模式： 正常模式在这种模式下，所设计芯片以设计的原来功能工作； 测试模式在这种模式下，所设计芯片进行生产测试。扫描测试第13页/共101页2021-11-2414扫描测试标准标准D触发器触发器与标准与标准D触发器等触发器等效的扫描触发器效的扫描触发器第14页/共101页2021-11-2415 使用扫描触发器，会增加设计的面积，增加了路径的延迟，增大了触发器的输出负载和电路的功耗。SMIC0.18m工艺库工艺

6、库AREA(m2）FFDQRHDLX63.2FFSDQRHDLX79.83增加百分比增加百分比26.3%扫描测试第15页/共101页2021-11-2416扫描测试流程第16页/共101页2021-11-2417测试矢量集（Test Pattern） 由一个或多个测试序列组成的测试矢量，测试矢量包含输入激励和预期的输出响应，以测试一个目标的故障。第17页/共101页2021-11-2418 以二输入与非门为例，假设输入为A，B，输出为Y，Y=(A*B);ABYA/1A/0B/1B/0Y/0Y/1001111101011011101101110101110010101n测试矢量为：00 1,01

7、 1,10 1,11 0 输入激励 输出响应第18页/共101页2021-11-2419故障覆盖率 可以测试到的故障占总故障的比例。 如果电路的每个节点既可以控制(controllable)，又可观测(observable)，那么电路的测试覆盖率就高。 可控，可测 可控，不可测不可控点：冗余电路，门控时钟第19页/共101页2021-11-2420业界产品测试方法ATE： Automatic Test Equipment第20页/共101页2021-11-2421第21页/共101页2021-11-2422主要内容 可测性基础 可测性设计工具 验证的必要性 验证方法学介绍 验证工具介绍第22页

8、/共101页2021-11-2423DFT CompilernSynopsys公司的集成于Design Compiler的先进测试综合工具n独创的“一遍测试综合”技术n功能强大的扫描式可测性设计分析、综合和验证技术n支持RTL级、门级的扫描测试设计规则检查，以及给予约束的扫描链插入和优化n启动命令source /opt/demo/synopsys.env design_vision &第23页/共101页2021-11-2424设计流程第24页/共101页2021-11-24251.Scan-Ready SynthesisDFT Compiler第25页/共101页2021-11-24

9、262.Set ATE Configuration第26页/共101页2021-11-2427 即测试时钟周期为100ns，输入端口的数据输入到达时间为5ns，双向端口的数据输入到达时间为55ns，输出端口的数据程序采样（strobe）时间为40ns。 测试时间参数的设置一般放在.synopsys_dc.setup文件中，也可以包含在DC综合脚本文件里。 测试时钟定义了驱动所有扫描触发器的时钟，测试时钟一般与电路的工作时钟不同，它是由ATE提供的，只在测试时使用。DFTC进行设计时，假设ATE对芯片做测试的所有时钟周期是相同的，等于test_default _period。2.Set ATE

10、Configuration第27页/共101页2021-11-24283.Pre-Scan Checkn执行create_test_protocol命令,生成测试协议n执行dft_drc命令，检查设计中有无测试设计规则的违规。n典型的设计综合规则有： capacitance, transition, and fanoutn典型的测试设计规则主要检查 1. 设计中是否有测试违规使得无法插入扫描链 2. 设计中是否有测试违规使得无法捕获数据 3. 设计中是否有测试违规使得测试覆盖率降低第28页/共101页2021-11-24294.Scan Specificationn 在DFTC中，可以用set

11、_scan_configuration命 令进行扫描路径的管理set_scan_configuration -chain_count 6set_scan_configuration -clock_mixing mix_clocksset_scan_configuration -internal_clocks trueset_scan_configuration -add_lockup false第29页/共101页2021-11-24304.Scan Specification 用下面的命令定义设计中其中一条扫描链：set_dft_signal -view spec -type ScanDat

12、aIn -port SI1set_dft_signal -view spec -type ScanDataOut -port SO1set_dft_signal -view spec -type ScanEnable -port SE active_satate1set_san_path -view spec C1 -scan_data_in SI1 scan_data_out S01第30页/共101页2021-11-24315.Scan Preview执行preview_dft：1.检查扫描路径的一致性2.确定扫描链的数目3.分派扫描单元和为扫描单元排次序4.加入连接的硬件第31页/共10

13、1页2021-11-24326.Scan Chain Synthesis执行insert_dft,读取已预览的扫描结构进行所需要的扫描代替插入测试点保证没有竞争连接扫描路径把违规减少到最少第32页/共101页2021-11-2433Setting the Effort Level第33页/共101页2021-11-24347.Post-Scan Check第34页/共101页2021-11-2435第35页/共101页2021-11-24368.Estimate Test coverage第36页/共101页2021-11-2437File Outputwrite -format verilo

14、g hierarchy output ./netlist/top_pad.svwrite_sdc ./sdc/top_pad.sdcwrite_test_protocol -format stil -output ./spf/top_pad.spf.sv文件和.sdc文件供布局布线工具Astro生成芯片版图.spf文件供测试矢量生成工具Tetramax生成与测试矢量集，待芯片流片封装好后，测试矢量集供ATE设备来测试芯片。 第37页/共101页2021-11-2438主要内容 可测性基础 可测性设计工具 验证的必要性 验证方法学介绍 验证工具介绍第38页/共101页2021-11-2439验证

15、的必要性 验证的概念，验证与测试的区别。 经验表明，验证已经占到整个产品开发周期的70%以上，它已经成为复杂SOC（System on-Chip）开发中的重要壁垒。第39页/共101页2021-11-2440典型流程 时序 不满足动态仿真正确Verification is not just very hard, it is very, very hard没有一个简单的工具可以解决你所有的验证问题。(VSIA,Virtual Socket Interface Alliance)第40页/共101页2021-11-2441主要内容 可测性基础 可测性设计工具 验证的必要性 验证方法学介绍 验证工具

16、介绍第41页/共101页2021-11-2442验证方法学 方法学：又称方法论，是一门学问采用的方法、规则与公理；一种特定的做法或一套做法。 验证方法学：指完成验证过程中的一系列方法、技术和规范。 仿真技术 静态技术 物理验证第42页/共101页2021-11-2443仿真技术 基于事件的仿真-任何一个输入的变化都被标记为事件，即常说的功能仿真，精度高，速度慢。比如Modelsim, VCS。 基于周期的仿真-单周期内只检查一次输入并计算设计的输出逻辑值。速度快，无时序、毛刺。比如Cyclone。 事务级仿真-一堆事件的集合即为事务，即常说的验证平台。 软硬件协同验证-需要专门的软硬件，成本高

17、 。第43页/共101页传统仿真系统2021-11-2444nDUT：Design Under Testn适用于基于事件的仿真和基于周期的仿真。n适用于简单的设计。缺点：1.可扩展性差2.可重用性差第44页/共101页层次化的验证系统2021-11-2445适用于事务级仿真优点：1.可扩展性好2.可重用性好第45页/共101页为什么要用事务级仿真？2021-11-2446基于事件的仿真事务级仿真Testbench代码可读性，可维护性差强仿真速度慢快Testbench结构DUT复杂时，结构混乱DUT复杂时，结构清晰Testbench代码量DUT简单时，代码量尚可DUT复杂时，代码量巨大DUT简单

18、时，代码量略多DUT复杂时。代码量较少与待测设计联系程度非常紧密行为级与DUT联系紧密事务级具有自身独立性可复用性无强抽象层次无有参考模型无有基于事件的仿真与事务级仿真的比较第46页/共101页事务级仿真 RVM： Reference Methodology Methodology, Synopsys公司。 VMM：Verification Methodology Manual, ARM公司和Synopsys公司。 AVM：Advanced Verification Methodology, Mentor公司。 OVM：Open Verification Methodology, Cadenc

19、e公司和Mentor公司 UVM： Universal Verification Methodology, Cadence公司2021-11-2447第47页/共101页为什么选用OVM？验证方法学侧重点EDA验证工具支持的验证语言基类库是否开源RVM层次化验证VCSOpenVera否VMMRTL级模块VCSSystemVerilog是AVM层次化验证QuestasimSystemCSystemVerilog是OVM开源和不同仿真器之间的透明性支持不同验证工具支持SystemVerilog等多种语言是UVM开源和快速入门QuestasimNC-verilog支持SystemVerilog等多种

20、语言是2021-11-2448各种验证方法学比较第48页/共101页SystemVerilog介绍 SystemVerilog结合了Verilog和C+的概念，具有如下新功能： 1.面向对象编程(OOP) 、 2.随机约束(Constraint Random)、 3.断言(Assertion) 、 4.功能覆盖率(Functional Coverage) 。2021-11-2449第49页/共101页 OOP：Object-oriented programming 类：定义实物的抽象特点，包含方法和属性。 对象：类的实例。 方法：类的行为。 继承：子类包含类的特性。2021-11-2450Sy

21、stemVerilog介绍-面向对象编程第50页/共101页 CRT:Constraint Random Test class my_transaction extends ovm_transaction; rand int data_i; constraint c_data_i data_i = 0; data_i 262144; virtual function void randomize_();data_i = $random & 18h3ffff; endfunction2021-11-2451SystemVerilog介绍-随机约束第51页/共101页SystemVeril

22、og介绍-断言 Assertion 示例property p10;(posedge clock) (io.data_check_o=data_out_design_for_check-2);endpropertya10: assert property (p10);2021-11-2452第52页/共101页 Functional Coverage covergroup：覆盖率模型 sample()：采样函数 bins: 仓Covergroup Covkind;coverpoint tr.kind /kind 为4位数据bins zero=0;bins hi = 8:$;endgroup202

23、1-11-2453SystemVerilog介绍-功能覆盖率第53页/共101页OVM介绍 OVM是一种基于SystemVerilog的验证方法或者策略。OVM已经实现了一个基本的层次化验证平台，大大简化验证工程师的工作量。 OVM可以验证HDL代码或者网表文件 OVM特点： 1.开放性：支持所有验证工具 2.开源：OVM库都是基于SystemVerilog实现 的，可以在网上下载。 3.可靠性：两大公司共同开发维护2021-11-2454第54页/共101页2021-11-2455OVM结构novm_envnovm_sequecernovm_agentnovm_transcationnovm

24、_scoreboardnovm_drivernovm_monitor第55页/共101页2021-11-2456静态技术 语法检查-用户可以自由控制需要检查的规则，如代码风格，可综合检查，DFT检查。 nlint工具。 静态时序分析-检查建立、保持时间以及其他延时信息是否满足设计时序要求。 Prime Time。 形式验证不考虑时序信息，通常用于验证两个设计是否在功能上等效。 Formality 工具。第56页/共101页2021-11-2457 一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真（Dynamic Timing Simulation）和静态时序分析（

25、Static Timing Analysis） 1.动态时序仿真：利用仿真器和延迟文件，通过反标节点延迟信息来仿真。 优点：可直观查看波形；缺点：速度慢，看不到关键路径。 2.静态时序分析：分析每条时间路径上的延迟，来查看是否存在setup/hold违反。 优点：分析速度比较快，全面；缺点：不能查看功能是否正确。静态时序分析第57页/共101页2021-11-2458 所谓形式验证，就是通过比较两个设计在逻辑功能是否等同的方法来验证电路的功能。 优点： 1.不依赖于测试矢量，因此能提供更完全的验证； 2.可以实现RTL-to-RTL、RTL-to-gate、gate-to-gate之 间的验证

26、； 3.有定位功能，可以帮助你找出两个设计之间功能不等同的原因； 4.可以使用的文件格式有VHDL、Verilog、Synopsys 的.db格式,以及EDIF网表等； 5.可以实现自动的分层验证；形式验证第58页/共101页2021-11-2459物理验证-版图级 电源电压降 电迁移 功耗 Astro布局布线工 天线效应 具中完成 串扰第59页/共101页2021-11-2460主要内容 验证的必要性 验证方法学介绍 验证工具介绍 演示第60页/共101页如何利用OVM完成验证？2021-11-2461第61页/共101页基于OVM的数字滤波器验证平台 数模转化器（DAC）中的数字插值滤波器

27、做为此验证平台的DUT 数字插值滤波器的功能： 1.提高采样频率 2. 滤除带外（带宽20KHz）噪声 2021-11-2462输入信号输入信号输出信号输出信号第62页/共101页传统的滤波器验证平台仿真结果 传统的验证平台：基于定向测试矢量+波形查看的方式2021-11-2463第63页/共101页传统验证平台没找到BUG的原因 1.仿真时间没有足够长 2.借助波形来判断 3.没有与理想参考模型比较 基于OVM的验证平台2021-11-2464第64页/共101页OVM验证平台验证步骤 利用OVM库完成平台代码 启动验证工具 创建编译库 编译验证平台代码 启动仿真2021-11-2465第6

28、5页/共101页利用OVM库完成平台代码 扩展OVM类 逐层完成 接口 数据产生 驱动器 验证环境 比较器2021-11-2466第66页/共101页OVM平台-接口 interface io_if(); logic 17:0 data_i; logic 17:0 data_o; logic 17:0 data_check_o; modport dut_if(input data_i, output data_o);/ DUT接口 modport check_if(input data_i, output data_check_o);/ 比较器模块接口 Endinterface io_if m

29、y_io();/装载接口 module check(io_if.check_if io, input clock,rst,en); dut dut(.io(my_io), .clock(clock), .rst(rst), .en(rst_check); check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check) ;2021-11-2467第67页/共101页OVM平台数据产生 class my_transaction extends ovm_transaction; rand int data_i; function ne

30、w (string name = ); super.new(name); endfunction: new /产生随机事件的约束条件 constraint c_data_i data_i = 0; data_i 262144; virtual function void randomize_(); data_i = $random & 18h3ffff; endfunction ovm_object_utils_begin(my_transaction)/在程序中 ovm_field_int(data_i, OVM_ALL_ON + OVM_DEC) ovm_object_utils_

31、end endclass: my_transaction 2021-11-2468第68页/共101页OVM平台驱动器 class my_driver extends ovm_driver;/ ovm_component_utils(my_driver)/注册本类，这个宏的结尾没有符号； virtual io_if v_io;/装载虚拟接口 ovm_get_port #(my_transaction) get_port;/装载与激励发生器通信的通道接口： function new(string name, ovm_component parent); super.new(name, paren

32、t); /建议验证程序中可写一些ovm_report_info的语句供提示用： ovm_report_info(, Called my_driver:new);/在测试结果显示此函数被调用 endfunction: new 2021-11-2469第69页/共101页 function void build; super.build(); ovm_report_info(, Called my_driver:build); get_port = new(get_port, this);/初始化 endfunction : build virtual task run; ovm_report_i

33、nfo(, Called my_driver:run); forever begin my_transaction tx; #1600 get_port.get(tx);/从通道中取一个事件 ovm_report_info(,$psprintf(data_i = %2h,tx.data_i); v_io.dut_if.data_i = tx.data_i; end endtask: run endclass: my_driver2021-11-2470第70页/共101页OVM平台验证环境 class my_env extends ovm_env;/ ovm_component_utils(m

34、y_env)/注册本类 ovm_random_stimulus #(my_transaction) env_stimulus;/装载激励器 tlm_fifo #(my_transaction) env_fifo;/装载通道 my_driver env_driver;/装载驱动器 function new(string name = my_env, ovm_component parent = null); super.new(name, parent); ovm_report_info(, Called my_env:new); endfunction: new 2021-11-2471第71

35、页/共101页 virtual function void build; super.build(); ovm_report_info(, Called my_env:build); env_stimulus = new(env_stimulus, this);/初始化激励器 env_fifo = new(env_fifo, this);/初始化通道 env_driver = new(env.driver, this);/初始化驱动器 endfunction: build virtual function void connect;/设定连接关系 ovm_report_info(, Calle

36、d my_env:connect); env_stimulus.blocking_put_port.connect(env_fifo.put_export);/激励器侧接口-放事件 env_driver.get_port.connect(env_fifo.get_export);/驱动器侧接口-取事件 endfunction: connect2021-11-2472第72页/共101页 virtual function void configure;/ ovm_report_info(, Called my_env:configure); env_stimulus.set_report_id_

37、action(stimulus generation, OVM_NO_ACTION);/限制显示信息 endfunction: configure/你可删除上一行，看看有什么变化？ task run(); ovm_report_info(,Called my_env:run); endtask: run virtual function void report; ovm_report_info(, Called my_env:report); endfunction: report /在运行下面的run_test()函数时，以上函数将自动依次运行 endclass: my_env2021-11

38、-2473第73页/共101页 module check(io_if.check_if io, input clock,rst,en, input 17:0 data_out_design_for_check); wire 17:0 hcic_out; /参考模型 Hcic_full Hcic_full (clock, en, rst, io.data_i, hcic_out,); assign io.data_check_o= hcic_out; property p10; (posedge clock) (io.data_check_o=data_out_design_for_check-

39、2)|io.data_check_o=0; endproperty a10: assert property (p10); endmodule2021-11-2474OVM平台比较器第74页/共101页 timescale 1ns/1ns module top; import ovm_pkg:*; import my_pkg:*; parameter clock_cycle = 100; bit clock; bit rst; bit rst_check; io_if my_io();/装载接口 dut dut(.io(my_io), .clock(clock), .rst(rst), .en

40、(rst_check);/装载DUT check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check), .data_out_design_for_check(my_io.dut_if.data_o); /建议在验证程序顶级模块中一般采用继承ovm_test的类包装继承 ovm_env的类 2021-11-2475OVM平台顶层模块第75页/共101页 class my_test extends ovm_test; ovm_component_utils(my_test)/注册本类 my_env top_env;/装载环境-top

41、_env function new(string name = my_test, ovm_component parent = null); super.new(name, parent); ovm_report_info(, Called my_test:new); endfunction: new virtual function void build; super.build(); ovm_report_info(, Called my_test:build); top_env=new();/初始化 /建议在验证程序中可设定看门狗 set_global_timeout(1000000us

42、); endfunction: build 2021-11-2476第76页/共101页 virtual function void connect; ovm_report_info(, Called my_test:connect); top_env.env_driver.v_io = my_io;/连接虚拟接口到驱动器的物理接口 endfunction: connect task run; my_transaction tx; tx = new(); ovm_report_info(, Called my_test:run); top_env.env_stimulus.generate_s

43、timulus(tx, 2000000);/激励器产生20个事件 endtask: run endclass: my_test2021-11-2477第77页/共101页 initial begin run_test(“my_test”); clock=0; rst=0; rst_check=0; #(32*clock_cycle) rst=1; end always #(clock_cycle/2) clock = clock; initial begin $fsdbDumpfile(top.fsdb); $fsdbDumpSVA; $fsdbDumpvars(0,top,+all); en

44、d endmodule: top2021-11-2478第78页/共101页启动验证工具 利用mentor的questasim，界面和操作类似于modelsim 环境变量source /opt/demo/questasim.env 启动命令vsim&2021-11-2479第79页/共101页脚本方式完成验证 vlib dac_hcic /创建库 vlog +acc -f ./rtl/ovm_rtl/compile_questa_sv.f -work dac_hcic -sv +cover / 编译整个验证平台 vsim -c dac_hcic.top -sv_seed 100 -co

45、verage -assertcover -assertdebug -sva -voptargs=“+acc” -pli /opt/springsoft/verdi/share/PLI/MODELSIM/LINUX/novas_fli.so /启动仿真 view assertions /查看断言 run -all /开始运行 quit -sim / 结束仿真2021-11-2480第80页/共101页compile_questa_sv.f +incdir+/home1t/opt/questasim/questasim/verilog_src/ovm-2.1.2/src /home1t/opt/q

46、uestasim/questasim/verilog_src/ovm-2.1.2/src/ovm_pkg.sv +incdir+/home/liuxp/dac/rtl/ovm_rtl +incdir+/home/liuxp/dac/rtl/dac_balise/dac_haf_cic /home/liuxp/dac/rtl/ovm_rtl/ovm_start.sv2021-11-2481第81页/共101页结果查看断言结果查看覆盖率查看2021-11-2482第82页/共101页断言结果查看Questasim下2021-11-2483第83页/共101页断言结果查看Verdi下2021-11-

47、2484Verdi（另外一个软件，专门用作波形查看和调试）下查看断言结果更加直观，箭头朝上就表示端正通过，朝下表示断言失败。第84页/共101页覆盖率查看2021-11-2485第85页/共101页覆盖率查看2021-11-2486第86页/共101页静态验证工具 静态时序分析Prime Time 形式验证-Formality2021-11-2487第87页/共101页静态时序分析PrimeTime PrimeTime是Synopsys的静态时序分析软件，常被用来分析大规模、同步、数字ASIC。 PrimeTime适用于门级的电路设计。 1.逻辑综合后网表 2.自动布局布线后网表2021-11

48、-2488第88页/共101页PrimeTime流程 1.设置查找和链接路径； 2.读入并链接所要分析的设计； 3.设置操作条件和线上负载模型； 4.设置基本的时序约束； 5.检查所设置的约束以及该设计的结构。 2021-11-2489第89页/共101页PrimeTime工具启动source /opt/demo/synopsys.envpt_shellprimetime&2021-11-2490第90页/共101页2021-11-2491命令输入区命令输入区第91页/共101页2021-11-2492PrimeTime脚本 source pt.scrset lib_path /hom

49、e1t/smic/smic_65/SCC65NLL_HS_RVT_V1p1aset smic_stdlib_path $lib_path/synopsys/1.2v/set smic_diolib_path /home1t/smic/smic_65/SP65NLLD2RP_OV3_TTM_V0p2a/syn/3p3v/set smic_aiolib_path /home1t/smic/smic_65/SP65NLLD2RP_OV3_ANALOG_TTM_V0p2a/syn/3p3v/set smic_stdsymlib_path $lib_path/Symbol/set search_path

50、 $search_path $smic_stdlib_path $smic_aiolib_path $smic_diolib_path $smic_stdsymlib_path $smic_iosymlib_path“set link_path * scc65nll_hs_rvt_ss_v1p08_125c_basic.db scc65nll_hs_rvt_ff_v1p32_-40c_basic.db SP65NLLD2RP_OV3_TTM_V0p2_ss_V1p08_125C.db SP65NLLD2RP_OV3_TTM_V0p2_ff_V1p32_-40C.db“set symbol_li

51、brary list SCC65NLL_HS_RVT_V1p1.sdbremove_design allread_verilog ./syn/netlist/dac.sv“link_design daccurrent_design daclist_designsreport_cell第92页/共101页2021-11-2493PrimeTime脚本 source pt.scrset_operating_conditions -min_library scc65nll_hs_rvt_ff_v1p32_-40c_basic -min ff_v1p32_-40c -max_library scc65

52、nll_hs_rvt_ss_v1p08_125c_basic -max ss_v1p08_125c -analysis_type bc_wcset_operating_conditions -library scc65nll_hs_rvt_ff_v1p32_-40c_basic ff_v1p32_-40c create_clock -name clk -period 300 -waveform list 0 150 clk_in_pad set_clock_latency 2.0 all_clocksset_clock_uncertainty -setup 2.0 clkset_clock_transition 2 get_clocks clkset_drive 0 list clk clk_in_pad set_driving_cell -library SP65NLLD2RP_OV3_TTM_V0p2_ss_V1p08_125C -lib_cell PICDR -pin C