第四章_存储器

1、14.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器2一、存储器分类一、存储器分类1. 按存储介质分类按存储介质分类(1) 半导体存储器半导体存储器(2) 磁表面存储器磁表面存储器(3) 磁芯存储器磁芯存储器(4) 光盘存储器光盘存储器易失易失TTL 、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失3(1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带2. 按存取方式分类按存取方式分类(2) 存取时间与物理地址有关（串

2、行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只 读读4磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态静态 RAM动态动态 RAM3. 按在计算机中的作用分类按在计算机中的作用分类易失易失非易失非易失非易失非易失非易失非易失5高高低低小小大大快快慢慢辅存辅存寄存

3、器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主机主机6缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）7一、概述一、概述1. 主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路

4、控制电路读读写写电电路路MDR地址总线地址总线数据总线数据总线读读写写82. 主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写9 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址4523014203. 主存中存储单元地址的分配主存中存储单元地址的分配224 = 16 M

5、8 M4 M10(2) 存储速度存储速度4. 主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总位数存放二进制代码的总位数 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒 存取周期存取周期 大于大于 存取时间存取时间11芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本

6、结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K4位位16K1位位8K8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）10414113812二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读）（允许读）（允许读）CSCEWE（允许写）（允许写）WEOE13存储芯片片选线的作用存储芯片片选线的

7、作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位140,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) 线选法线选法00000,00,7007D07D 读读 / 写写选通选通 读读/写控制电路写控制电

8、路 用一根字用一根字线直接选线直接选中一个存中一个存储单元的储单元的各位，结各位，结构简单，构简单，适用于容适用于容量不大的量不大的存储芯片。存储芯片。15A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2) 重合法重合法00000000000,031,00,31I/OD0,0读读用矩阵的形式，选中行、用矩阵的形式，选中行、列，交叉点即为所要访问列，交叉点即为所要访问的存储单元。的存储单元。16 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静

9、态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4基本基本R-SR-S触发器，用于记触发器，用于记忆忆1 1位二进制代码。位二进制代码。控制存储控制存储单元是否单元是否被选中。被选中。17A T1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选

10、择写选择读选择读选择读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUT读选择有效读选择有效18T1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN列选列选T7、T8 开开（左）（左） 反相反相T5A （右）（右） T

11、8T6ADINDINT7写选择有效写选择有效T1 T419 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1K4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 211420 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第

12、三组第三组第四组第四组21150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读22第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译

13、码码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634823第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832241503116473263481503116

14、47326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读0163248CSWE25150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0164

15、832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248000000000026150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248016483227150

16、311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016483228150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163

17、015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O429A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1

18、I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写30150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写31第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326

19、348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写15031164732634832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4

20、WECS0000000000150311647326348WECS016483233第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4016483234第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵

21、 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016483235第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS15031164732634815031164

22、7326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016483236第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列

23、地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4016483237第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读

24、写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163248016483238ACSDOUT地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的数据维持时间数据维持时间39A

25、CSWEDOUTDIN (4) 静态静态 RAM (2114) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地址有下一次地址有效效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间40DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数

26、据线VCgT4T3T2T11 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时 CS 充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有电流有电流41单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A

27、1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路42A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写4311111 三

28、管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线044A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管

29、动态三管动态 RAM 芯片芯片 (Intel 1103) 写写45A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写46A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131

30、A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写47A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写48A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址

31、译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路49A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001

32、三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路50A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路51时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵列存储单元阵

33、列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUT行地址行地址缓存器缓存器列地址列地址缓存器缓存器 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性DINDOUTA6A052 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入器数据输入器I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116

34、 (16K 1位位) 芯片芯片 读读 原理原理 读放大器读放大器 读放大器读放大器 读放大器读放大器630 0 0I/O缓冲器缓冲器输出驱动器输出驱动器OUTD列地址选择列地址选择管管行选择线行选择线左边反相左边反相右边同相右边同相53 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K1位位) 芯片芯片 写写 原理原理数据输入器数据输入器I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器 读放大器读放大器63054 (3)

35、 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT 有效有效数据数据 DIN 有效有效读时序读时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效55 (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5 s s ）“死时间率死时间率” 为为 128/4 000 100% = 3.2%“死区死区” 为为 0.5 s s 128 = 64 s s

36、 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms）刷新序号刷新序号tcXtcY 以以128 128 矩阵为例矩阵为例56tC = = tM + + tR读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1 s ）(存取周期为存取周期为 0.5 s + 0.5 s )以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF1

37、26REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期57 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次58 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗

38、价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存59 四、只读存储器（四、只读存储器（ROM） 1. 掩模掩模 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” 2. PROM (一次性编程一次性编程) VCC行线行线列线列线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断60 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路基本存储单元基本存储单元初始态：初始态：每个单元的浮

39、动栅极上都没有电荷，每个单元的浮动栅极上都没有电荷，源极与漏极之间不导电，此时表示该存储单元源极与漏极之间不导电，此时表示该存储单元保存的信息为保存的信息为“1”。 写入信息写入信息“0”：在漏极和源极在漏极和源极（即（即S）之间加上十）之间加上十25v的电压，的电压，同时加上编程脉冲信号同时加上编程脉冲信号(50ns)，漏极与源极间被瞬时击穿，电子漏极与源极间被瞬时击穿，电子注入到浮动栅。在高压电源去除注入到浮动栅。在高压电源去除之后，浮动栅为负，就形成了导之后，浮动栅为负，就形成了导电沟道，从而使相应单元导通，电沟道，从而使相应单元导通，即将即将0写入该单元。写入该单元。清除信息清除信息：

40、用一定波长的用一定波长的紫外光紫外光照射照射浮动栅，使负电荷获取足够的浮动栅，使负电荷获取足够的能量，摆脱能量，摆脱SiO2的包围，以光电的包围，以光电流的形式释放掉，即原来存储的信流的形式释放掉，即原来存储的信息也就不存在了。息也就不存在了。61G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + + + +_ _ _ 62控制逻辑控制逻辑Y 译码译码X 译译码码数据

41、缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/ProgrPD/Progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平63 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. Flash Memory (闪速型存储器闪速型存储器) FLASHFLASH存储器也翻译成闪速存储器，

42、它是存储器也翻译成闪速存储器，它是高密度非失易失性的读高密度非失易失性的读/ /写存储器。高密写存储器。高密度意味着它具有巨大比特数目的存储容量。度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有情况下可以长期保存。总之，它既有RAMRAM的优点，又有的优点，又有ROMROM的优点，称得上是存储的优点，称得上是存储技术划时代的进展。技术划时代的进展。 64 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容

43、量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长）10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE2片片65 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS166 (3) 字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9

44、A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码1K41K41K41K41K41K41K41K4？片？片8片片67l存储器通常以插槽用模块条形式供应市场。这存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。组成一个存储容量固定的存储模块。如图所示。l内存条有内存条有30脚、脚、72脚、脚、100脚、脚、144脚、脚、168脚脚等多种形式。等多种形式。30脚内存条设计成脚内存条设计成8

45、位数据线，存储容量从位数据线，存储容量从256KB32MB。72脚内存条设计成脚内存条设计成32位数据总线位数据总线100脚以上内存条既用于脚以上内存条既用于32位数据总线又用于位数据总线又用于64位位数据总线，存储容量从数据总线，存储容量从4MB512MB。 68练习：练习：1.某计算机字长为某计算机字长为16位，他的存储容量是位，他的存储容量是1MB，按字编址，他的寻址范围是（，按字编址，他的寻址范围是（ ）2.某一某一RAM芯片，其容量为芯片，其容量为128K16位，位，除电源和接地端外，该芯片引出线的最少除电源和接地端外，该芯片引出线的最少数目是（数目是（ ） 3.若若 主存每个存储单

46、元为主存每个存储单元为16位，则（位，则（ ）A.其地址线为其地址线为16根根B.其地址线数与其地址线数与16无关无关C.其地址线数与其地址线数与16有关有关694.下列叙述中（下列叙述中（ ）是正确的）是正确的A.主存可由主存可由RAM和和ROM组成组成B.主存只能由主存只能由RAM组成组成5.设机器字长为设机器字长为32位，存储容量为位，存储容量为16MB，若按双字编址，其寻址范围是（若按双字编址，其寻址范围是（ ）A。8MB B.2M C.4M70 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写

47、命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载CPUCPU低位和存储芯片地址低位和存储芯片地址线相连，线相连，CPUCPU高位产生片高位产生片选信号等。选信号等。扩充存储芯片位数，使其扩充存储芯片位数，使其与与CPUCPU数据线数相等。数据线数相等。直接与存储器读写控制端直接与存储器读写控制端相连。相连。可由可由CPUCPU高位地址线产生；高位地址线产生；与访存控制信号与访存控制信号MREQ(MREQ(低低电平有效电平有效) )有关有关ROMROM存放系统程序、标准存放系统程序、标准子程序、各类常数。子程序、各类常数。

48、RAMRAM（动态）存放用户程（动态）存放用户程序。序。71例例4.14.1 设设CPU CPU 有有16 16 根地址线，根地址线，8 8 根数据线，并用根数据线，并用MREQ MREQ 作访存控制信号（低电平有效），用作访存控制信号（低电平有效），用WRWR作读作读/ /写控制信写控制信号（高电平为读，低电平为写）。现有下列存储芯片：号（高电平为读，低电平为写）。现有下列存储芯片：1K1K4 4 位位RAMRAM；4K4K8 8 位位RAMRAM；8K8K8 8 位位RAMRAM；2K2K8 8 位位ROMROM；4K4K8 8 位位ROMROM；8K8K8 8 位位ROM ROM 及及7

49、4LS138 74LS138 译码器和译码器和各种门电路，如图各种门电路，如图4.1 4.1 所示。画出所示。画出CPU CPU 与存储器的连接与存储器的连接图，图，要求要求 主存地址空间分配：主存地址空间分配：6000H6000H67FFH 67FFH 为系统程序区；为系统程序区；6800H6800H6BFFH 6BFFH 为用户程序区。为用户程序区。 合理选用上述存储芯片，说明各选几片？合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑图。详细画出存储芯片的片选逻辑图。7273例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及

50、类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位74(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0

51、0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM75 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 与存储器的连接图与存储器的连接图76(1) 写

52、出对应的二进制地址码写出对应的二进制地址码练习练习1 1 假设同前，要求最小假设同前，要求最小 4K为系统为系统 程序区，相邻程序区，相邻 8K为用户程序区。为用户程序区。(2) 确定芯片的数量及类型确定芯片的数量及类型(3) 分配地址线分配地址线(4) 确定片选信号确定片选信号1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址线的地址线77练习练习2 设设 CPU 有有 20 根地址线，根地址线，8 根数据线。根数据线。 并用并用 IO/M 作访存控制信号。作访存控制信号。RD 为读命令，为读命令， WR 为写命令。现有为写命令。现有

53、2764 EPROM ( 8K 8位位 ), 外特性如下：外特性如下：用用 138 译码器及其他门电路（门电路自定）画出译码器及其他门电路（门电路自定）画出 CPU和和 2764 的连接图。要求地址为的连接图。要求地址为 F0000HFFFFFH , 并并写出每片写出每片 2764 的地址范围。的地址范围。D7D0CEOECE片选信号片选信号OE允许输出允许输出PGM可编程端可编程端PGMA0A1278例例4.2 CPU 4.2 CPU 及其它芯片假设同上题，画出及其它芯片假设同上题，画出CPU CPU 与存储器的与存储器的连接图。要求的地址空间满足下述条件：最小连接图。要求的地址空间满足下述

54、条件：最小8K 8K 地址为地址为系统程序区，与其相邻的系统程序区，与其相邻的16K 16K 地址为用户程序区，最大地址为用户程序区，最大4K 4K 地址空间为系统程序工作区。详细画出存储芯片的片选逻地址空间为系统程序工作区。详细画出存储芯片的片选逻辑并指出存储芯片的种类及片数。辑并指出存储芯片的种类及片数。79l第二步，根据地址范围的容量及其在计算机第二步，根据地址范围的容量及其在计算机系统中的作用，确定最小系统中的作用，确定最小8K 系统程序区选系统程序区选1 片片8K8 位位ROM；与其相邻的；与其相邻的16K 用户程用户程序区选序区选2 片片8K8 位位RAM；最大；最大4K 系统程系

55、统程序工作区选序工作区选1 片片4K8 位位RAM。l第三步，分配第三步，分配CPU 地址线。地址线。 将将CPU 的低的低13 位地址线位地址线A12A0 与与1 片片8K8 位位ROM 和两片和两片8K8 位位RAM 的地的地址线相连；将址线相连；将CPU 的低的低12 位地址线位地址线A11A0 与与1 片片4K8 位位RAM 的地址线相连。的地址线相连。l第四步，形成片选信号。第四步，形成片选信号。8081l例例4.3 设设CPU 有有20 根地址线和根地址线和16 根数据线，并用根数据线，并用IO/M 作访存控制信号，作访存控制信号，RD 为读命令，为读命令，WR 为写命令。为写命令

56、。CPU 可通过可通过BHE 和和A0 来控制按字节或字两种形式访存来控制按字节或字两种形式访存（如表（如表4.1 所示）。要求采用图所示）。要求采用图4.4 所示的芯片，门电路所示的芯片，门电路自定。试回答：自定。试回答：（1）CPU 按字节访问和按字访问的地址范围各是多少？按字节访问和按字访问的地址范围各是多少？（2）CPU 按字节访问时需分奇偶体，且最大按字节访问时需分奇偶体，且最大64KB 为系为系统程序区，与其相邻的统程序区，与其相邻的64KB 为用户程序区。写出每片为用户程序区。写出每片存储芯片所对应的二进制地址码。存储芯片所对应的二进制地址码。（3）画出对应上述地址范围的）画出对

57、应上述地址范围的CPU 与存储芯片的连接图。与存储芯片的连接图。82解：（解：（1）CPU 按字节访问的地址范围为按字节访问的地址范围为1M，CPU 按字访问的地址范围是按字访问的地址范围是512K。83（2 2）由于）由于CPU CPU 按字节访存时需区分奇偶体，并且还可按字节访存时需区分奇偶体，并且还可以按字访问，因此如果选以按字访问，因此如果选64K64K8 8 位的芯片，按字节访位的芯片，按字节访问时体现不出奇偶分体；如果选问时体现不出奇偶分体；如果选32K32K16 16 位的芯片，位的芯片，虽然能按字访问，但满足不了以字节为最小单位。故虽然能按字访问，但满足不了以字节为最小单位。故

58、一律选择一律选择32K32K8 8 位的存储芯片，其中系统程序区位的存储芯片，其中系统程序区64KB 64KB 选两片选两片32K32K8 8 位位ROMROM，用户程序区，用户程序区64KB 64KB 选两片选两片32K32K8 8 位位RAMRAM。它们对应的二进制地址范围是：。它们对应的二进制地址范围是：8485六、存储器的校验六、存储器的校验编码的纠错编码的纠错 、检错能力与编码的最小距离有关检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位纠错能力的编码汉明码是具有一位纠错能力的编码L 1 =

59、D + C ( DC )1 . 编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 具有具有 一位一位 纠错能力纠错能力86a) 汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位b) 检测位的位置检测位的位置 ？c) 检测位的取值检测位的取值 ？2k n + k + 1检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有关组成汉明码的三要素组成汉明码的三要素2 . 汉明码的组成汉明码的组成2i ( i = 0，1，2 ，3 ， )87各检测位各检测位

60、 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11，C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11，C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13，C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24，88例例4.4 求求 0101 按按 “偶校