EDAII实验报告—多功能数字钟2_南京理工大学

1、南京理工大学 电光学院EDA设计实验报告多功能数字钟设计 姓名： 学号：11042203* 指导老师：姜萍 完成时间：2013年12月目录一、实验内容及要求5二、电路设计原理 5三、各子模块设计71、脉冲信号发生电路72、计时电路103、译码显示电路 154、校分(时)电路 165、保持电路和清零电路186、整点报时电路 187、最终的时钟电路19四、调试仿真和编程下载 20五、实验总结 21附录、 参考文献23摘要：数字钟已经成为我们生活中不可或缺的一部分。本文的内容便是多功能数字钟的设计，其具有24小时计时，调整时间，时间清零，时间保持，整点报时的功能。首先文章介绍了实验的内容和要求，并对

2、多功能数字钟的设计原理进行了介绍。实验采用分模块设计最终整合的方法，对每一个模块进行封装，最终整合成一个总体的实验电路，完成多功能数字钟所要求的功能。接着文章介绍了具体的试验方法和步骤。我们利用可编程逻辑器件，在QuartusII软件上进行设计，实现多功能，这就是所谓的FPGA。我们先是设计分频电路，对实验箱上的48MHZ信号进行分频得到所需信号，接着设计计时和译码显示电路，利用软件的仿真功能验证模块设计的正确性。然后分别设计校分校时电路，保持清零电路，整点报时电路模块，仿真验证模块的正确性。最后将各个模块整合，组合成完整的数字钟电路。最后在对电路的引脚进行分配后，下载到SmartSOPC试验

3、系统中，验证电路的设计是否正确。 关键词：数字钟，FPGA ，QuartusII，SmartSOPC，分模块设计Summary：Digital clock has been an necessary part of our daily life.The content of this essay is the design of multi-function digital clock, which has the functions of 24-hour timer,time adjustment, time cleared, the time to maintain, the whole

4、point timekeeping and alarm.First,the content and demands of experiment is presented in the essay,the design principle of multi-function digital clock is also introduced.The method of module integration after designing and simulating each module is taken to implement the experiment.After packaging a

5、ll module,all the modules are integrated to realize the final electric circuits,implementing all the demands of multi-function digital clock design.Second,the method and steps of the experiment is presented.Using programmable logic devices,the electric circuits are designed in software QuartusII to

6、realize the multi-function,which is called FPGA. Firstly, the frequency dividing circuit is designed to get the frequency required by dividing the frequency of 48MHZ from the experiment box.Then,the timing circuit and decoding-and-display circuit are also designed,which are all simulated in software

7、 to test their validity.After all,the time adjustment circuit,the time maintain circuit,the time cleared circuit and the alarm circuit are also designed,which are simulated in the software to test their correctness.After packaging all the circuits into modules,the modules are integrated to finish th

8、e multi-function digital clock design.Last,the final circuit is downloaded to the SmartSOPC experiment system to test its validity after assigning all the pins of the final circuits.Keywords:digital clock, FPGA ，QuartusII，SmartSOPC，points module design一、实验内容及要求1、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSO

9、PC实验系统中。 题目简介：设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。 2、设计基本要求： （1）能进行正常的时、分、秒计时功能； （2）分别由6个数码管显示时分秒的计时； （3）K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； （4）K2是系统的清零开关（K2=0正常工作，K2=1时钟的分秒全清零）； （5）K3是系统的较时开关（K3=0正常工作，K3=1时可以快速较分）； （6）K4是系统的校分开关（K4=0正常工作，K4=1时可以快速较分）。 设计提高要求： 使时钟具有

10、整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957” 时报时频率为500Hz,5959”时报时频率为1KHz, ）；率为1KHz）。二、电路设计原理数字钟的基本功能是计时电路，因此必须获得足够精确振荡时间的脉振信号，以此作为计时电路的基础，实验中提供的振荡频率源为48MHZ，通过程序分频获得所需脉冲频率（1Hz,500Hz,1KHz）。为产生秒位，设计一个模60计数器，对1HZ的频率进行秒计数，分别产生秒个位和十位；为产生分位，通过秒位的进位控制分的模60计数器的使能端，分位也由模60计数器构成；为产生时位，通过分位的进位控制时的模24计数器的使能端，时位由模2

11、4计数器构成。显示功能是通过数值选择器器、译码器、码转换器和7段显示管实现的。校分校时功能由防抖动开关（D触发器）、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的使能端，当校分校时开关断开时，使能端由低位计数器提供；当按下校分校时开通时，分计数器的使能端处于高电平，使计数器在1HZ脉冲驱动下可快速计数。为实现稳定调节时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门和防抖动开关（由D触发器实现）控制秒计数器的使能端实现的。正常情况下，开关不影响秒计数器的使能端即秒正常计数，当按下开关后，使能端为低电平，秒计数器处于不工作状态从而实现

12、计时保持功能。清零功能是通过控制计数电路模块的清零端的高低电平来实现的。只需使清零开关按下时计时模块内各个模块计数器的清零端均接入有效电平，而清零开关接低电平时各清零端均为无效状态。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。图1各单元功能简述：1、脉冲信号发生器：为计时电路提供计数时钟脉冲，需要产生出一个秒脉冲，即振荡频率为1Hz的脉冲信号；为报时电路提供500Hz、1KHz的信号；为校分(时)电路提供1Hz的信号；为闹钟电路提供1KHz的信号。由于实验板上只能提供频率为48

13、MH的系统时钟信号，所以首先要将系统时钟进行分频才能得到相应频率的时钟信号。电路由48分频电路，5000分频电路和2分频电路组合封装而成，形成48M的分频电路。2、计时电路：完成00时00分00秒23时59分59秒的计时功能。利用多片十进制计数器74160组成模24和模60的计数器，作为数字钟的小时、分和秒。3、译码显示电路：通过显示译码器7447和译码器74138的作用使计数器的输出端信号在六个LED数码管分别显示时十位、时个位、分十位、分个位、秒十位及秒个位。显示译码器7447选择七段数码管的7个段码，译码器74138选择数码管的位码，通过1KHz的高频率输入实现动态显示。4、校分(时)电

14、路：引入1Hz的脉冲信号直接在分（时）位计数，实现快速校分(时)的功能，并由开关分别控制。5、清零电路：任意时刻通过开关实现手动清零；实现开机自动清零；显示时间到23时59分59秒时电路自动清零。6、保持电路：通过开关控制时、分、秒各位均保持在当前状态，不随输入脉冲信号变化。7、整点报时电路：分别在各小时的59分53秒，59分55秒，59分57秒三个时刻报出一个频率为512Hz的低音，在59分59秒报出一个频率为1KHz的高音。三、各子模块设计1、脉冲信号发生电路实验所需的信号频率为1KHZ，500HZ和1HZ，而实验箱上提供的信号的频率为48MHZ，分频电路将实验箱提供的48MHz的频率分频

15、成1Hz（供计数时钟），500Hz，1KHz（供整点报时用），具体电路如下所示：模48分频电路 其输出的1MHz波形如下图所示：封装后模块为: 模1000/10002分频电路其输出波形1Hz如图所示：封装后模块为：（3）2分频电路利用JK触发器连接成T触发器，形成一个2分频电路。如下图所示：其输出波形如图所示：封装后模块为：（4）脉冲信号发生电路总分频设计电路封装后模块为：2、 计时电路 计时电路由秒位模60计数器，分位模60计数器，模24计数器构成。三个计数器采用同一个时钟端输入，但是将前一级的置数信号作为下一级的使能信号，这样便实现了计数器的计数功能，使得59秒时让分位模60计数器正常工作

16、，实现了60的进位。同理可得24计数器的使能端是由59分59秒时产生使能信号让其正常工作，最终完成24小时的计数。（1） 模60计数器 时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要秒进位信号对分计数器使能从而产生分，分进位信号对时计数计数器使能产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下：1Hz秒个位秒十位分个位分十位时个位时十位模60计数器由两个74160构成，由于分和秒的计数方法不同所以分别制作分和秒的模60计数器。秒位模60的计数器的组成如图所示：仿真波形：封装后的模块为：分位模60计数器如图所示：原理同秒模60计数

17、器相同，只不过置数信号多了秒的59分量。其他部分与秒位模60计数器相同。封装后模块如下：（2）模24计数器模24计数器用两片74160构成，同时置数的信号由本身的23和前面的分59和秒59构成。如图所示：仿真波形：封装后的模块为： 计时电路总电路封装后的模块为：仿真波形3、译码显示电路译码显示电路原理框图如下： 显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成计数器74160设计为模7的循环计数器，其输出既作为4片74151的控制端，又作为38译码器74138的控制端。当计数器计数到某一个数值时，四片74151同时选取对应位的输入组成计时器某一位

18、的BCD编码，接入显示译码器7447，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。扫描的频率为1KHz,因为人眼的视觉停留，会感觉七个数码管同时显示。译码显示电路如图所示：封装后的显示模块为：4、校分电路校分校时电路采用的方法是，将原本计数电路中的分位和时位的模60计数器和模24计数器的使能端直接置1，使得原本采用同步时钟信号进行计数的计数器直接进行计数，每一秒计一次数，而不是通过前一级计数器电路的置数端信号来产生使能信号使其计数，这样便实现了校分和校时的功能。所以在电路中只需将原本的进位使能信号与校分校时开关信号相或，便可以实现此功能

19、。如图22中的计时电路所示。但是这种校分方法会是电路计时产生一个错误，原本分位模60计数器需要在59分59秒时产生置数清零信号来使分的十位清零，但是由于在校分过程中，秒位仍然是不停地在计数，无法同时达到59分和59秒的情况，会导致分的十位会不断计数下去，而不是在59的时候变为00，而是往下计数，变成60后继续进行计数。所以要对原来的模60分位计数器和时位模24计数器电路进行改进。改进的方法是：对分的十位的74160的计数器的置数端进行改进，如图所示，将59分时产生的二进制信号与校分开关进行与非操作，再与原来的59分59秒产生的二进制信号相与，获得分十位的计数器的置数信号。这样在不校分时，计数器

20、仍然会正常工作，在校分情况下，只需分位达到59分时，便会同样产生0信号使分十位清零。同理可得模24计数器电路的改进方法如图所示。5、保持电路和清零电路保持电路负责实现数字钟计时保持功能：K=0时电路正常工作，K=1时电路计数保持不变。利用74160本身自带的使能端即可实现。ENP=1时电路正常工作，ENP=0时电路保持不变。所以将使能开关加入非门后接入第一个计数器的ENP端即可，当第一个计数器保持是，便不会产生进位信号使下面的计数器计数，使所有的计数器都保持。清零电路有两层含义，一是开机清零，即开机时从零开始计数；二是将清零开关打至清零状态，电路中所有计数器均清零。因为十进制计数器74160本

21、身带有清零开关，因此可用一个开关直接控制各个计数器的清零端即可。实验要求K=0时正常工作，K=1时时分秒各位清零。因此需将开关接非门之后再接到计数器清零端。6、整点报时电路当计时到5953”, 5955”,5957”时，分别发出一声较低的蜂鸣声（500hz）；当计时到5959”时，发出一声较高的蜂鸣声（1khz）。5953”对应的四个输出分别为：0101，1001，0101, 0011；5955”对应的四个输出分别为：0101，1001，0101, 0101；5957”对应的四个输出分别为：0101，1001，0101, 0111；5959”对应的四个输出分别为：0101，1001，0101，1001；可见，报时功能选择出的高电平输出端的分十位，分个位，秒十位均是相同的，即0101，1001，0101；但秒个位是不同的，对应于0011,0101,0111输出的是500hz的频率。设使蜂鸣器发出低音的500Hz信号为f3，使蜂鸣器发出高音的1000Hz信号为f4，则可以确定蜂鸣器的输