第4章__Quartus_II_使用方法

1、第第4 4章章 X康芯科技康芯科技X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图4-1 选择编辑文件选择编辑文件KONXINX康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图4-2 选择编辑文件的语言类型，键入源程序并存盘选择编辑文件的语言类型，键入源程序并存盘 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程2. 2. 创建工程创建工程 图图4-3 利用利用“New Preject Wiz

2、ard”创建工程创建工程cnt10 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程2.2.创建工程创建工程 图图4-4 将所有相关的文件都加入进此工程将所有相关的文件都加入进此工程 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程2.2.创建工程创建工程 图图4-5 选择目标器件选择目标器件EP1C6Q240C8 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程3 3编译前设置编译前设置 图图4-6 选择配置器件的工作方式选择配置器件的工作方式 X康芯科技康芯科技4.1 Quar

3、tusII4.1 QuartusII设计流程设计流程3 3编译前设置编译前设置 图图4-7 选择配置器件和编程方式选择配置器件和编程方式 X康芯科技康芯科技图图4-8 全程编译后出现报错信息全程编译后出现报错信息 4 4全程编译全程编译 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-9 选择编辑矢量波形文件选择编辑矢量波形文件 5 5时序仿真时序仿真 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-10 波形编辑器波形编辑器 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 Q

4、uartusII设计流程设计流程图图4-11 设置仿真时间长度设置仿真时间长度 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-12 .vwf激励波形文件存盘激励波形文件存盘 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-13 向波形编辑器拖入信号节点向波形编辑器拖入信号节点 4.1.2 4.1.2 创建工程创建工程 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-14 设置时钟设置时钟CLK的周期的周期 5 5

5、时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-15 设置好的激励波形图设置好的激励波形图 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-16 选择总线数据格式选择总线数据格式 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-17 选择仿真控制选择仿真控制 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-18 仿真波形输出仿真波形

6、输出 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-19 选择全时域显示选择全时域显示 5 5时序仿真时序仿真X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-20 Assignment Editor编辑器编辑器 6 6观察观察RTLRTL电路电路 7 7引脚锁定和下载引脚锁定和下载 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-21 表格方式引脚锁定对话框图表格方式引脚锁定对话框图 7 7引脚锁定和下载引脚锁定和下载 X康芯科技康芯

7、科技4.1 QuartusII4.1 QuartusII设计流程设计流程4-22 图形方式引脚锁定对话框图形方式引脚锁定对话框 7 7引脚锁定和下载引脚锁定和下载 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-23 选择编程下载文件选择编程下载文件 8 8编程下载编程下载 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-24加入编程下载方式加入编程下载方式 8 8编程下载编程下载 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-25 双击选中的编程方式名双

8、击选中的编程方式名 8 8编程下载编程下载 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-26 ByteBlaster II接口接口AS模式编程窗口模式编程窗口 9 9ASAS模式编程模式编程 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-27 选择目标器件选择目标器件EP1C6Q240 1010JTAGJTAG间接模式编程间接模式编程 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-28 选定选定SOF文件后，选择文件压缩文件后，选择文件压缩 1010

9、JTAGJTAG间接模式编程间接模式编程 X康芯科技康芯科技4.1 QuartusII4.1 QuartusII设计流程设计流程图图4-29 用用JTAG模式对配置器件模式对配置器件EPCS1进行间接编程进行间接编程 1010JTAGJTAG间接模式编程间接模式编程 X康芯科技康芯科技4.2 4.2 嵌入式逻辑分析仪嵌入式逻辑分析仪 图图4-30 SignalTap II编辑窗编辑窗 1 1打开打开SignalTapSignalTapIIII编辑窗编辑窗 X康芯科技康芯科技4.2 4.2 嵌入式逻辑分析仪嵌入式逻辑分析仪 图图4-31 SignalTap II编辑窗编辑窗 2 2调入待测信号调

10、入待测信号 3 3SignalTapSignalTap II II参数设置参数设置 X康芯科技康芯科技4.2 4.2 嵌入式逻辑分析仪嵌入式逻辑分析仪 图图4-32下载下载cnt10.sof并准备启动并准备启动SignalTapII 4 4文件存盘文件存盘 5 5编译下载编译下载 6 6启动启动SignalTapSignalTapIIII进行采样与分析进行采样与分析 X康芯科技康芯科技4.2 4.2 嵌入式逻辑分析仪嵌入式逻辑分析仪 图图4-33SignalTapII数据窗设置后的信号波形数据窗设置后的信号波形6 6启动启动SignalTapSignalTapIIII进行采样与分析进行采样与分

11、析 X康芯科技康芯科技4.3 4.3 编辑编辑SignalTapIISignalTapII的触发信号的触发信号 图图4-34选择高级触发条件选择高级触发条件X康芯科技康芯科技4.3 4.3 编辑编辑SignalTapIISignalTapII的触发信号的触发信号 图图4-35进入进入“触发条件函数编辑触发条件函数编辑”窗口窗口 X康芯科技康芯科技4.3 4.3 编辑编辑SignalTapIISignalTapII的触发信号的触发信号 图图4-36编辑触发函数编辑触发函数X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 图图4-37正弦信号发生器结构框图正弦信号

12、发生器结构框图4.4.1 4.4.1 工作原理工作原理 X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.2 4.4.2 定制初始化数据文件定制初始化数据文件 1建立建立.mif格式文件格式文件【例【例4-1】WIDTH = 8;DEPTH = 64;ADDRESS_RADIX = HEX;DATA_RADIX = HEX;CONTENT BEGIN0 : FF;1 : FE;2 : FC;3 : F9;4 : F5;（数据略去）（数据略去）3D : FC;3E : FE;3F : FF;END; X康芯科技康芯科技4.4 LPM_ROM4.4 LPM

13、_ROM宏模块应用宏模块应用 4.4.2 4.4.2 定制初始化数据文件定制初始化数据文件 1建立建立.mif格式文件格式文件【例【例4-2】#include #include math.hmain()int i;float s;for(i=0;i sin_rom.mif; X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.2 4.4.2 定制初始化数据文件定制初始化数据文件 2建立建立.hex格式文件格式文件 图图4-38将波形数据填入将波形数据填入mif文件表中文件表中X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应

14、用 图图4-39ASM格式建格式建hex文件文件X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.2 4.4.2 定制初始化数据文件定制初始化数据文件 2建立建立.hex格式文件格式文件 图图4-40sdata.hex文件的放置路径文件的放置路径 X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.3 4.4.3 定制定制LPM_ROMLPM_ROM元件元件 图图4-41定制新的宏功能块定制新的宏功能块X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.3 4.4.3 定制

15、定制LPM_ROMLPM_ROM元件元件 图图4-42LPM宏功能块设定宏功能块设定 X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.3 4.4.3 定制定制LPM_ROMLPM_ROM元件元件 图图4-43选择选择data_rom模块数据线和地址线宽模块数据线和地址线宽X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.3 4.4.3 定制定制LPM_ROMLPM_ROM元件元件 图图4-44选择地址锁存信号选择地址锁存信号inclock X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应

16、用宏模块应用 4.4.3 4.4.3 定制定制LPM_ROMLPM_ROM元件元件 图图4-45调入调入ROM初始化数据文件并选择在系统读写功能初始化数据文件并选择在系统读写功能X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.3 4.4.3 定制定制LPM_ROMLPM_ROM元件元件 图图4-46LPM_ROM设计完成设计完成 X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 【例4-3】LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE a

17、ltera_mf.altera_mf_components.all; -使用宏功能库中的所有元件ENTITY data_rom ISPORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0); inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END data_rom;ARCHITECTURE SYN OF data_rom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncram -例化altsync

18、ram元件，调用了LPM模块altsyncramGENERIC ( -参数传递语句intended_device_family : STRING; -类属参量数据类型定义width_a : NATURAL; widthad_a: NATURAL;numwords_a: NATURAL; operation_mode: STRING;outdata_reg_a: STRING;address_aclr_a: STRING;outdata_aclr_a: STRING; width_byteena_a: NATURAL;init_file: STRING; lpm_hint: STRING;lpm

19、_type: STRING);PORT (clock0: IN STD_LOGIC ; -altsyncram元件接口声明address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT; (接下页）接下页）X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 BEGINq Cyclone, -参数传递映射width_a = 8, -数据线宽度8widthad_a = 6, -地址线宽度6numwords_a = 64, -数据数量6

20、4operation_mode = ROM, -LPM模式ROMoutdata_reg_a = UNREGISTERED, -输出无锁存address_aclr_a = NONE, -无异步地址清0outdata_aclr_a = NONE, -无输出锁存异步清0width_byteena_a = 1, - byteena_a输入口宽度1init_file = ./dataHEX/SDATA.hex, -ROM初始化数据文件，此处已修改过lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=NONE, lpm_type = altsyncram )

21、-LPM类型PORT MAP ( clock0 = inclock, address_a = address,q_a = sub_wire0 );END SYN; X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.4 4.4.4 完成顶层设计完成顶层设计 【例【例4-4】 正弦信号发生器顶层设计正弦信号发生器顶层设计LIBRARY IEEE; -正弦信号发生器源文件正弦信号发生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CL

22、K : IN STD_LOGIC; -信号源时钟信号源时钟 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );-8位波形数据输出位波形数据输出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -调用波形数据存储器调用波形数据存储器LPM_ROM文件：文件：data_rom.vhd声明声明 PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);-6位地址信号位地址信号 inclock : IN STD_LOGIC ;-地址锁存时钟地址锁存时钟 q : OUT STD

23、_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); -设定内部节点作为地址计数器设定内部节点作为地址计数器 BEGINPROCESS(CLK ) -LPM_ROM地址发生器进程地址发生器进程 BEGINIF CLKEVENT AND CLK = 1 THEN Q1Q1, q = DOUT,inclock=CLK);-例化例化END; X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.4 4.4.4 完成顶层设计完成顶层设计 图图4-47

24、仿真波形输出仿真波形输出X康芯科技康芯科技4.4 LPM_ROM4.4 LPM_ROM宏模块应用宏模块应用 4.4.4 4.4.4 完成顶层设计完成顶层设计 图图4-48嵌入式逻辑分析仪获得的波形嵌入式逻辑分析仪获得的波形 X康芯科技康芯科技4.5 In-System Memory Content Editor4.5 In-System Memory Content Editor应用应用 图图4-49In-SystemMemoryContentEditor编辑窗编辑窗X康芯科技康芯科技4.5 In-System Memory Content Editor4.5 In-System Memory

25、 Content Editor应用应用 图图4-50与实验系统上的与实验系统上的FPGA通信正常情况下的编辑窗界面通信正常情况下的编辑窗界面 X康芯科技康芯科技4.5 In-System Memory Content Editor4.5 In-System Memory Content Editor应用应用 图图4-51从从FPGA中的中的ROM读取波形数据读取波形数据X康芯科技康芯科技4.5 In-System Memory Content Editor4.5 In-System Memory Content Editor应用应用 图图4-52编辑波形数据编辑波形数据X康芯科技康芯科技4.5

26、 In-System Memory Content Editor4.5 In-System Memory Content Editor应用应用 图图4-53下载编辑数据后的下载编辑数据后的SignalTapII采样波形采样波形X康芯科技康芯科技4.6 LPM_RAM/FIFO4.6 LPM_RAM/FIFO的定制与应用的定制与应用 图图4-54编辑定制编辑定制RAM 4.6.1 LPM_RAM4.6.1 LPM_RAM定制定制 X康芯科技康芯科技4.6 LPM_RAM/FIFO4.6 LPM_RAM/FIFO的定制与应用的定制与应用 图图4-55LPM_RAM的仿真波形的仿真波形 4.6.1

27、LPM_RAM4.6.1 LPM_RAM定制定制 X康芯科技康芯科技4.6 LPM_RAM/FIFO4.6 LPM_RAM/FIFO的定制与应用的定制与应用 图图4-56FIFO编辑窗编辑窗4.6.2 FIFO4.6.2 FIFO定制定制 X康芯科技康芯科技4.6 LPM_RAM/FIFO4.6 LPM_RAM/FIFO的定制与应用的定制与应用 图图4-57FIFO的仿真波形的仿真波形 4.6.2 FIFO4.6.2 FIFO定制定制 X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法 由于由于MegaCoreMegaCore的设置与使用具有相似性，本节仅以数控振荡器的

28、设置与使用具有相似性，本节仅以数控振荡器NCONCO（Numerically Controlled OscillatorsNumerically Controlled Oscillators）核的设置使用方法简要说）核的设置使用方法简要说 明利用明利用QuartusQuartus II II使用使用IPIP核的方法。核的方法。 （1 1）定制）定制NCONCO。 图图4-62安装安装NCOX康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法 （2 2）进入参数设置窗口，如图）进入参数设置窗口，如图4-634-63所示。所示。 （3 3）设置参数。选择图）设置参数。选择图4

29、-644-64中的中的ImplementationImplementation选项卡，进入选项卡，进入 图图4-654-65所示的窗口。选择频率调制输入为所示的窗口。选择频率调制输入为3232位，选择位，选择1 1级流水线调制器；级流水线调制器；选择相位调制输入为选择相位调制输入为1616位，也选择位，也选择1 1级流水线调制器；选择双口输出，级流水线调制器；选择双口输出，目标器件选择目标器件选择Cyclone IIICyclone III。最后单击。最后单击FinishFinish按钮，完成设置。按钮，完成设置。 （4 4）生成仿真文件。如果要仿真，需要单击图）生成仿真文件。如果要仿真，需要

30、单击图4-634-63所示对话框中的所示对话框中的Step 2Step 2按钮，生成仿真文件。所有按钮，生成仿真文件。所有MegaCoreMegaCore的编辑器利用的编辑器利用ToolbenchToolbench都能生成适用于不同工具的仿真文件，其中包括都能生成适用于不同工具的仿真文件，其中包括VHDL testbenchVHDL testbench、Verilog HDL testbenchVerilog HDL testbench、MATLABMATLAB模型及其模型及其testbenchtestbench，以及可用于，以及可用于QuartusQuartus II II仿真的波形矢量文件

31、。最后单击仿真的波形矢量文件。最后单击Step 3Step 3按钮，生成按钮，生成NCONCO设设计文件，并弹出如图计文件，并弹出如图4-664-66所示的信息窗口。所示的信息窗口。X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法图图4-63开始进入开始进入Core参数设置窗口参数设置窗口图图4-64设置设置NCO参数（参数（1）X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法图图4-65设置设置NCO参数（参数（2）X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法图图4-66完成完成NCO参数设置并生成设计文件后的

32、信息窗口参数设置并生成设计文件后的信息窗口X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法 （5 5）加入）加入IPIP授权文件。如图授权文件。如图4-674-67所示，加入所示，加入NCONCO授权文件和授权文件和QuartusQuartus II II授权文件。授权文件。 由图由图4-674-67可见，授权文件可见，授权文件License fileLicense file的路径是的路径是E:altera90license.DATE:altera90license.DAT。在图。在图4-674-67所示的所示的OptionsOptions对话框的对话框的Licens

33、ed AMPP/MegaCoreLicensed AMPP/MegaCore functions functions栏可以看出，含有栏可以看出，含有FIRFIR、PCIPCI、NCONCO等等IPIP的授权码。有了符合要求的授权文件，就能编译出能烧写的授权码。有了符合要求的授权文件，就能编译出能烧写FlashFlash的的SOFSOF文件。文件。 （6 6）选择目标器件，然后对生成的模块进行编译及功能检测。）选择目标器件，然后对生成的模块进行编译及功能检测。X康芯科技康芯科技4.7 IP4.7 IP核核NCONCO使用方法使用方法图图4-67加入含有加入含有NCO等等IP的授权文件的授权文件X

34、康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法 在此拟利用原理图输入设计方法完成在此拟利用原理图输入设计方法完成1 1位全加器的设计。位全加器的设计。1 1位全加器可以用两位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。下面将给个半加器及一个或门连接而成，因此需要首先完成半加器的设计。下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。事实出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。事实上，除了最初的输入方法稍有不同外，主要流程与前面介绍的上，除了最初的输入方法稍有不同外，主要流程与前面介绍的VHDLVHDL文

35、本输入文本输入法完全一致。法完全一致。 1 1为本项工程设计建立文件夹为本项工程设计建立文件夹 2 2输入设计项目和存盘输入设计项目和存盘 原理图编辑输入流程如下：原理图编辑输入流程如下：（1 1）打开）打开QuartusQuartus II II，选择，选择FileNewFileNew命令，在弹出的命令，在弹出的NewNew窗口中选择窗口中选择Block Diagram/ Schematic FileBlock Diagram/ Schematic File选项，如图选项，如图4-14-1所示，单击所示，单击OKOK按钮后将打开按钮后将打开原理图编辑窗口。原理图编辑窗口。（2 2）在编辑窗口

36、中的任何一个位置上右击，将弹出快捷菜单，选择）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择InsertSymbolInsertSymbol命令，将弹出如图命令，将弹出如图4-684-68所示的元件输入对话框。所示的元件输入对话框。（3 3）单击）单击“”按钮，找到基本元件库路径按钮，找到基本元件库路径e:/altera/90/quartus/libraries/primitives/logice:/altera/90/quartus/libraries/primitives/logic项（假设项（假设QuartusQuartus II II安装在安装在e e盘的盘的alteraalt

37、era文件夹），选中需要的元件，单击文件夹），选中需要的元件，单击“打开打开”按钮，此元按钮，此元件即显示在窗口中，然后单击件即显示在窗口中，然后单击SymbolSymbol窗口中的窗口中的OKOK按钮，即可将元件调入原理按钮，即可将元件调入原理图编辑窗口中。也可以直接在图编辑窗口中。也可以直接在NameName栏输入需要的元件名。例如，为了设计半栏输入需要的元件名。例如，为了设计半加器，可参考图加器，可参考图3-103-10，分别调入元件，分别调入元件and2and2、notnot、xnorxnor和输入和输入/ /输出引脚输出引脚inputinput和和outputoutput，并如图，并

38、如图4-694-69所示用单击拖动的方法连接好电路，然后分别所示用单击拖动的方法连接好电路，然后分别4.8.1 14.8.1 1位全加器设计位全加器设计X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法图图4-68元件输入对话框元件输入对话框在在input和和output的的PINNAME上双击使其变为黑色，再分别输入各引脚名上双击使其变为黑色，再分别输入各引脚名a、b、co和和so。X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法 （4 4）选择）选择FileSaveFileSave As As命令，选择刚才为自己的工程建立的目录命令，选择刚才为自己

39、的工程建立的目录d:adderd:adder，将已设计好的原理图文件取名为将已设计好的原理图文件取名为h_adder.bdfh_adder.bdf（默认的后缀是（默认的后缀是.bdf.bdf），并存），并存盘在此文件夹内。盘在此文件夹内。 3 3将设计项目设置成可调用的元件将设计项目设置成可调用的元件使用完全相同的方法也可以将使用完全相同的方法也可以将VHDLVHDL文本文件变成原理图中的一个元件符号，文本文件变成原理图中的一个元件符号，实现实现VHDLVHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下两点：文本设计与原理图的混合输入设计方法。转换中需要注意以下两点： （1 1）转

40、换好的元件必须存在当前工程的路径文件夹中。）转换好的元件必须存在当前工程的路径文件夹中。 （2 2）按图）按图4-694-69给出的方式进行转换，只能针对被打开的当前文件。给出的方式进行转换，只能针对被打开的当前文件。4 4设计全加器顶层文件设计全加器顶层文件 在新打开的原理图编辑窗口中双击，在弹出的如图在新打开的原理图编辑窗口中双击，在弹出的如图4-684-68所示的窗口中所示的窗口中选择选择ProjectProject选项，在其中将显示生成的所有元件（选项，在其中将显示生成的所有元件（h_adder.bdfh_adder.bdf元件元件所在的路径所在的路径d:adderd:adder），调

41、出此元件，并按照图），调出此元件，并按照图3-93-9所示连接好全加所示连接好全加器电路图（见图器电路图（见图4-704-70）。）。X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法图图4-69将所需元件全部调入原理图编辑窗口并连接好将所需元件全部调入原理图编辑窗口并连接好图图4-70连接好的全加器原理图连接好的全加器原理图f_adder.bdfX康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法5 5将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图4-71f_adder.bdf工程设置窗口工程设置窗口图图4-72加入本工程所有文件加入

42、本工程所有文件图图4-73全加器工程全加器工程f_adder的仿真波形的仿真波形X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法 图图4-744-74是用原理图方式来完成的是用原理图方式来完成的4.14.1节设计的顶层图形。节设计的顶层图形。其中的计数器其中的计数器CNT6CNT6和和data_romdata_rom都是都是LPMLPM模块。模块。CNT6CNT6是利用是利用MegaWizardMegaWizard Plug-In Manager Plug-In Manager编辑生成的编辑生成的ArithmeticArithmetic项的项的LPM_COUNTERLPM

43、_COUNTER模块。双击图模块。双击图4-744-74中的中的CNT6CNT6可以改变此计数可以改变此计数器设置的参数。器设置的参数。data_romdata_rom模块的编辑与模块的编辑与4.14.1节介绍的相同。节介绍的相同。显然，图显然，图4-744-74的工程表述方式比较直观。的工程表述方式比较直观。 也可以首先将也可以首先将4.14.1节的节的VHDLVHDL设计文件转换为原理图元件设计文件转换为原理图元件（见图（见图4-754-75），然后建立一个新的原理图表述的顶层设计，），然后建立一个新的原理图表述的顶层设计，如图如图4-764-76所示。所示。 图图4-754-75中，首先

44、打开要转换的中，首先打开要转换的VHDLVHDL文件，选择文件，选择FileCreate/UpdateCreateFileCreate/UpdateCreate Symbol Files for Symbol Files for Current FileCurrent File命令，即可将当前文件变成一个元件符号命令，即可将当前文件变成一个元件符号SINGTSINGT。然后再于另一工程中调用此元件。但必须注意，。然后再于另一工程中调用此元件。但必须注意，此工程和已生成的元件都在同一文件夹中。此工程和已生成的元件都在同一文件夹中。4.8.2 4.8.2 基于原理图的正弦信号发生器设计基于原理图的

45、正弦信号发生器设计X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法图图4-74以原理图为顶层设计的正弦信号发生器电路（工程名以原理图为顶层设计的正弦信号发生器电路（工程名SING） 图图4-75将将4.1节的节的VHDL设计转换成原理图元件设计转换成原理图元件X康芯科技康芯科技4.8 4.8 原理图电路设计方法原理图电路设计方法图图4-76用原理图的方式表述用原理图的方式表述4.1节的设计节的设计X康芯科技康芯科技4.9 LPM4.9 LPM嵌入式锁相环调用嵌入式锁相环调用 建立片内建立片内PLLPLL模块的步骤如下：模块的步骤如下： （1 1）以图）以图4-744-74

46、的原理图工程为例，为了在此原理图顶层设计中加入一个的原理图工程为例，为了在此原理图顶层设计中加入一个锁相环，在原理图编辑窗口右击，选择锁相环，在原理图编辑窗口右击，选择InsertSymbolInsertSymbol命令，在弹出命令，在弹出的窗口中单击的窗口中单击MegaWizardMegaWizard Plug-In Manager Plug-In Manager按钮。在弹出的窗口中选按钮。在弹出的窗口中选择择Create a new customCreate a new custom选项，定制一个新的模块。在选项，定制一个新的模块。在 图图4-444-44所所示窗口的左栏选择示窗口的左栏选

47、择I/OI/O项下的项下的ALTPLLALTPLL，再选择，再选择Cyclone IICyclone II器件和器件和VHDLVHDL语语言方式，最后输入设计文件存放的路径和文件名，如言方式，最后输入设计文件存放的路径和文件名，如d:sin_gntPLLU.vhdd:sin_gntPLLU.vhd。单击。单击NextNext按钮后弹出如图按钮后弹出如图4-774-77所示的窗口。所示的窗口。图图4-77选择输入参考时钟选择输入参考时钟inclk0为为20MHz4.9.1 4.9.1 建立嵌入式锁相环元件建立嵌入式锁相环元件X康芯科技康芯科技4.9 LPM4.9 LPM嵌入式锁相环调用嵌入式锁相

48、环调用（2 2）在图）在图4-774-77所示窗口中首先设置输入时钟频率所示窗口中首先设置输入时钟频率inclk0inclk0为为20MHz20MHz（因为（因为开发板上配置了此晶振）。一般这个输入时钟频率不能低于开发板上配置了此晶振）。一般这个输入时钟频率不能低于10MHz10MHz（不同器件，输入频率的下限稍有不同，使用时注意了解相关的资（不同器件，输入频率的下限稍有不同，使用时注意了解相关的资料）。料）。 然后单击然后单击NextNext按钮，接着在如图按钮，接着在如图4-784-78所示的窗口中选择锁相环的工作所示的窗口中选择锁相环的工作模式（选择内部反馈通道的通用模式）。在此窗口主要

49、选择模式（选择内部反馈通道的通用模式）。在此窗口主要选择PLLPLL的控的控制信号，如制信号，如PLLPLL的使能控制的使能控制pfdenapfdena（高电平有效）；异步复位（高电平有效）；异步复位aresetareset；锁相标志输出锁相标志输出lockedlocked等，通过此信号可以了解有否失锁（失锁为等，通过此信号可以了解有否失锁（失锁为0 0）。）。图图4-78选择控制信号选择控制信号X康芯科技康芯科技4.9 LPM4.9 LPM嵌入式锁相环调用嵌入式锁相环调用（3 3）然后单击此后的）然后单击此后的NextNext按钮，在不同的窗口进行设置。进入如图按钮，在不同的窗口进行设置。进

50、入如图4-794-79所示的所示的窗口，选中窗口，选中Enter output clock frequencyEnter output clock frequency单选按钮，输入单选按钮，输入c0c0的输出频率为的输出频率为30MHz30MHz；单击；单击NextNext按钮后，选择按钮后，选择c1c1的输出频率为的输出频率为50MHz50MHz；以同样方法选择；以同样方法选择e0e0的的输出频率为输出频率为200MHz200MHz；选择时钟相移和时钟占空比不变。最后完成了文件；选择时钟相移和时钟占空比不变。最后完成了文件pllu.vhdpllu.vhd的建立。在设置参数的过程中必须密切关注

51、编辑窗口右边栏中的一的建立。在设置参数的过程中必须密切关注编辑窗口右边栏中的一句提示：句提示：“Able to implement”Able to implement”，此句表示所设参数可以接受，如出现，此句表示所设参数可以接受，如出现“Cant”Cant”提示，表示不能接受所设参数，必须改设其他参数。提示，表示不能接受所设参数，必须改设其他参数。图图4-79选择选择e0的输出频率为的输出频率为200MHzX康芯科技康芯科技4.9 LPM4.9 LPM嵌入式锁相环调用嵌入式锁相环调用 通常如上情况编辑调用的锁相环不必单独测试就能使用。在图通常如上情况编辑调用的锁相环不必单独测试就能使用。在图4

52、-804-80中，中，一个只有单输入一个只有单输入/ /输出的锁相环模块被加入到图输出的锁相环模块被加入到图4-744-74所示的工程所示的工程SINGSING中，使得加入中，使得加入6 6位计数器的频率变成位计数器的频率变成35MHz35MHz。4.9.2 4.9.2 调入顶层设计调入顶层设计图图4-80将锁相环加入工程将锁相环加入工程X康芯科技康芯科技4.9 LPM4.9 LPM嵌入式锁相环调用嵌入式锁相环调用 也可以单独对调用的锁相环进行测试。以图也可以单独对调用的锁相环进行测试。以图4-794-79设置的锁相环为例，设置的锁相环为例，将生成的将生成的pllu.vhdpllu.vhd设置

53、成工程，编译后建立仿真激励波形文件，准备设置成工程，编译后建立仿真激励波形文件，准备测试此测试此PLLPLL的功能。对于输入时钟的功能。对于输入时钟inclk0inclk0的激励频率的大小要注意，的激励频率的大小要注意，其周期一般不能大于其周期一般不能大于60ns60ns（此值通常需具体决定），即（此值通常需具体决定），即inclk0inclk0的输入的输入频率要足够高。图频率要足够高。图4-814-81所示是此锁相环所示是此锁相环pllu.vhdpllu.vhd的仿真波形，其中的仿真波形，其中aresetareset是异步复位信号；是异步复位信号；lockedlocked是相位锁定指示输出，

54、高电平表示锁是相位锁定指示输出，高电平表示锁定，低电平表示失锁。定，低电平表示失锁。 4.9.3 4.9.3 测试锁相环测试锁相环图图4-81PLL元件的仿真波形元件的仿真波形X康芯科技康芯科技4.104.10流水线乘法器的混合输入设计流水线乘法器的混合输入设计 【例【例4-5】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16B IS PORT ( CIN : IN STD_LOGIC; A，B : IN STD_LOGIC_VECTOR(15 DOWNTO 0); S

55、 : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); COUT : OUT STD_LOGIC );END ADDER16B;ARCHITECTURE behav OF ADDER16B IS SIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0);SIGNAL AA,BB : STD_LOGIC_VECTOR(16 DOWNTO 0);BEGINAA=0&A; BB=0& B; SINT = AA + BB + CIN; S = SINT(15 DOWNTO 0); COUT a2，b=a3，s=s0，y=tmp); u2

56、 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。析说明。 X康芯科技康芯科技实实 验验 与与 设设 计计 实验任务实验任务3：引脚锁定以及硬件下载测试。建议选实验电路模式引脚锁定以及硬件下载测试。建议选实验电路模式5，用，用键键1(PIO0)控制控制s0；用键；用键2(PIO1)控制控制s1；a3、a2和和a1分别接分别接clock5、clock0和和clock2；

57、输出信号；输出信号outy仍接扬声器仍接扬声器spker。通过。通过短路帽选择短路帽选择clock0接接256Hz信号，信号，clock5接接1024Hz，clock2接接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键信号。最后进行编译、下载和硬件测试实验（通过选择键1、键、键2，控制控制s0、s1，可使扬声器输出不同音调）。，可使扬声器输出不同音调）。实验报告：实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真编译、仿真分析、硬件测试和详细实验过程；给出程序分析

58、报告、仿真波形图及其分析报告。波形图及其分析报告。附加内容：附加内容：根据本实验以上提出的各项实验内容和实验要求，设计根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。首先用位全加器。首先用QuartusII完成以上给出的全加器的设计，包括仿真完成以上给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。波形图及其分析报告。实验习题：实验习题：以

59、以1位二进制全加器为基本元件，用例化语句写出位二进制全加器为基本元件，用例化语句写出8位并行位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。二进制全加器的顶层文件，并讨论此加法器的电路特性。 X康芯科技康芯科技实实 验验 与与 设设 计计 实验实验4-2. 4-2. 时序电路的设计时序电路的设计实验目的：实验目的：熟悉熟悉Quartus的的VHDL文本设计过程，学习简单时序电文本设计过程，学习简单时序电路的设计、仿真和测试。路的设计、仿真和测试。实验任务实验任务1：设计触发器设计触发器(使用例使用例3-6)，给出程序设计、软件编译、仿，给出程序设计、软件编译、仿真分析、硬件测试及详细实

60、验过程。真分析、硬件测试及详细实验过程。实验任务实验任务2：设计锁存器设计锁存器(使用例使用例3-14)，同样给出程序设计、软件编译、，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。仿真分析、硬件测试及详细实验过程。实验任务实验任务3：只用一个只用一个1位二进制全加器为基本元件和一些辅助的时序电位二进制全加器为基本元件和一些辅助的时序电路，设计一个路，设计一个8位串行二进制全加器。提示：此加法器有并位串行二进制全加器。提示：此加法器有并/串和串串和串/并移并移位寄存器各一。位寄存器各一。实验报告：实验报告：分析比较实验内容分析比较实验内容1和和2的仿真和实测结果，说明这两种电路的仿真和实测结果