《内存知识概述》PPT课件

1、内存的演化内存的演化SDRAMDDR1DDR2DDR3SDRAMSynchronous DRAM的中文名字是的中文名字是“同步动态随同步动态随机存储器，它是机存储器，它是PC100和和PC133规范所广泛运用的内存类规范所广泛运用的内存类型，其接口为型，其接口为168线的线的DIMM类型类型(这种类型接口内存插板的两这种类型接口内存插板的两边都有数据接口触片边都有数据接口触片)。SDRAMSynchronous DRAM内核频率时钟频率数据传输速率SDRAM的信号电平为LVTTL,任务电压3.3V,属于单端信号。对于同步存储器件，有三个与任务速率相关的重要目的：内核任务频率、时钟频率、数据传输

2、速率。对于SDRAM而言，它的这三个速率是一样的。SDRAM最高速率可达200MHz，设计中常用 的速率有100MHz、133MHz、167MHz。SDRAM存储空间被分为假设干逻辑块(BANK)，取址时，首先需求提供BANK地址以找到待操作的逻辑块，然后需求提供行地址和列地址以在该BANK内定位存储单元。因此，在器件资料上，SDRAM存储容量的定义方式是:地址数位宽BANK数。由于行地址和列地址选择处于SDRAM操作的不同阶段，因此，行地址和列地址信号线可被相互利用。SDRAMSynchronous DRAMBANK数地址数位宽SDRAMSynchronous DRAM由上面各信号线的条数可

3、计算出,BANK数为21=2,位宽=16，地址数为21128=219=512K,与数据手册所给出的相一致。引脚引见SDRAMSynchronous DRAM根本操作SDRAMSynchronous DRAMSDRAM的根本操作方式有以下几种：空操作NOP、激活操作ACT、读操作WRITE、预充电操作PRECHARGE、自刷新操作SELF REFRESH、配置存放器操作LOAD MODE REG等。各操作方式是经过CS#、RAS#、CAS#和WE#这几根信号线的各种组合形状组合而选择的。根本操作SDRAMSynchronous DRAM命 令 名 称CS#RAS#CAS#WE#命令禁止（NOP:

4、Command inhibit）HXXX空操作（NOP：No operation）LHHH激活操作（ACT：Select bank and active row）LLHH读操作（READ：Select bank and column,and start READ burst）LHLH写操作（WRITE：Select bank and column,and start WRITE burst）LHLL突发操作停止（BTR：Burst terminate）LHHL预充电（PRE：Deactive row in bank or banks）LLHL自动刷新或自我刷新（REF：Auto refresh

5、 or self refresh）LLLH配置模式寄存器（LMR：Load mode register）LLLLACT激活操作SDRAMSynchronous DRAM对SDRAM存储单元的取址需提供三个参数：BANK地址、行地址和列地址。ACT操作时，存储器控制器发出其中两个址:BANK地址和行地址，以便激活待操作的“行。第三个参数，即列地址，将在READ或者WRITE操作中指定。此时，片选信号CS#和行选通讯号RAS#需有效，列选通讯号CAS#和写使能信号WE#无效。在时钟的上升沿采样到行地址和BANK地址。READ读操作SDRAMSynchronous DRAM存储器控制器利用READ操

6、作发出读指令，同时发出两个地址:BANK地址和列地址。READ操作的目的有两个，其一是发出读命令，其二是在地址总线上发出列地址。此时，片选信号CS#和列选通讯号CAS#需有效，行选通讯号RAS#和写使能信号无效WE#。在时钟的上升沿采样到列地址和BANK地址。READ参数SDRAMSynchronous DRAM1.RAS to CAS delay,即RAS#信号有效后到CAS#信号有效，这之间的延时。在ACT指令选定待操作的行后，需求延时 ，才干切换到对列的选择。tRCDtRCDtRCDREAD参数SDRAMSynchronous DRAM2.CLCAS Latency,即CAS埋伏期参数。

7、READ指令发出后，存储器根据采样得到的行地址和列地址，将对应存储单元的数据放大，以便传输到数据总线上，这个过程所耗费的延时称为CL。因此，从READ指令发出到数据总线上出现第一个数据，这之间的延时定义为CL。WRITE写操作SDRAMSynchronous DRAMWRITE操作与READ操作类似，不同点在于WRITE时，需求有效WE#信号WRITE参数SDRAMSynchronous DRAM1.Write Recovery Time,写回时间，是指SDRAM将数据总线上待写入的数据导入内部存储单元所需求的时间。tWRBURST突发操作SDRAMSynchronous DRAM目前内存的读

8、写根本都是延续的，由于与CPU交换的数据量以一个Cache Line即CPU内Cache的存储单位的容量为准，普通为64字节。而现有的P-Bank位宽为8字节，那么就要一次延续传输8次，这就涉及到突发操作。突发Burst是指在同一行中相邻的存储单元延续进展数据传输的方式。采用BURST操作，可简化读写命令，即一次读写命令可传输同一行中假设干延续的存储单元，一次传输字节的数量称为突发长度(Burst Length)。以下图是突发长度为4的BURST操作例如。在发出读命令的同时，地址总线上提供第一个存储单元的列地址n,以后SDRAM延续地在数据总线上发出同一行，列地址为n、n+1，n+2，n+3这

9、个相连存储单元的数据。BURST突发操作SDRAMSynchronous DRAMBURST突发操作SDRAMSynchronous DRAM单纯就BURST操作来看，相对于非BURST操作，BURST操作本身并不能提高传输性能，但BURST操作有利于简化SDRAM的读写命令，有利于系统整体性能的提升。这是由于CPU只需发一个命令便可以读BL个字节，其他时间CPU可以用来做其它任务。SDRAM的读命令都是采用BURST操作，而写命令可被配置为BURST或非BURST操作。假设被配置为BURST操作，还需求设置突发长度，可选的长度有1、2、4、8，突发长度设置为1时，其等效于非BURST操作。P

10、RECHARGE预充电操作SDRAMSynchronous DRAM对SDRAM内部某一行的操作完成后，如需继续对另一行进展操作，应先封锁当前的任务行，该操作称为PRECHAREG预充电操作。SDRAM存储单元依托电容充放电实现存储单元逻辑形状的记录，因此在完成一次操作后，需对已操作完成的行进展回写。PRECHARGE操作时，CLK信号上升沿采样到关键信号逻辑形状分别为：CS#低电平有效、RAS#低电平有效、WE#低电平有效。在PRECHARGE操作中，引脚A10用于选择是一个Bank还是一切Bank同时被预充电。当A10为高电平常，一切的Bank同时预充电，否那么由BA指定充电的Bank地址

11、。PRECHARGE预充电操作SDRAMSynchronous DRAMPRECHARGE参数SDRAMSynchronous DRAMtRP1.指PRECHARGE指令到下一次ACT指令的延时AUTO PRECHARGE自动预充电操作SDRAMSynchronous DRAMPRECHARGE操作，要求存储器控制器自动发出PRECHARGE命令，占用了珍贵的控制器资源。而AUTO PRECHARGE操作那么无需外部控制器的指令即可自动地实现PRECHAREGE功能。AUTO PRECHARGE操作经过读或写命令发出时A10的形状来决议。自刷新操作上电初始化存放器配置SDRAMSynchron

12、ous DRAMSDRAM其他的操作还包括：AUTO REFRESH自动刷新操作SELF REFRESH自刷新操作上电初始化方式存放器的配置需求留意的是：方式存放器的配置是经过地址总线配置的，而不是数据总线发出的。正是这个缘由，在SDRAM及DDR的设计中，地址总线的线充是不能恣意交换的。而SRAM不涉及方式存放器的配置，因此其地址总线线充是可以恣意交换的。DDR指双倍速率(Double Data Rate)，DDR SDRAM与SDRAM的根本构造是类似的，最根本的区别在于DDR SDRAM支持在一个时钟周期内传输两次数据，这是经过接口构造的改良而实现的。DDR SDRAMDouble Da

13、ta Rate SDRAMDDR SDRAM技术更新1、数据预取方式DDR SDRAM采用2倍预取构造，即芯片内部能以两倍于时钟运转的速率预取数据，从而使得芯片内核任务速率仅为外部数据传输率的一半。SDRAM采用1倍预取构造，即芯片内核任务速率与外部数据传输速率一样。内核任务速率越高，芯片工艺越复杂，基于这种工艺的限制，不能够快速地提高芯片内核任务速率。在一样的内核任务速率下，DDR SDRAM的外部数据传输速率为SDRAM的两倍，从而提高了存储器的传输效率。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技术更新2、信号电平为提高信号完好性，DDR SDRAM

14、采用SSTL_2(Stub Series Terminated Logic for 2.5V)电平，SST_2是由JEDEC制定的公用于存储器接口的电平。从芯片引脚上看，DDR SDRAM的信号大多是单端信号，但本质上都属于差分对。SSTL电平的实现机制在于，将普通讯号与参考电平Vref组合成差分对。高电平逻辑和低电平逻辑相对参考电平对称分布，有利于噪声裕量的提高和电压摆幅的减小。同时，差分对的构造也有利于信号温度稳定性的提高。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技术更新SSTL_2电平的输入门限定义如以下图所示DDR SDRAMDouble Dat

15、a Rate SDRAM其中,VIH和VIL分别为输入逻辑高电平和低电平门限值，它们各有一个交流参数AC和一个直流参数DC。信号沿第一次经过AC门限的时辰，是计算建立时间和坚持时间的参考点。以后，只需信号不跨跃DC门限，那么逻辑形状将得到坚持。DDR SDRAM技术更新SSTL_2电平的输入门限电平的定义DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技术更新DDR SDRAM的时钟信号CK/CK#为SSTL-2电平的差分对，以其边沿交叉点作为时序参考点，而不像SDRAM那样采用CLK信号的中间电平1.5V作为时序参考点，这有利于减小时钟信号抖动对时序的影响。D

16、DR SDRAMDouble Data Rate SDRAMDDR SDRAM技术更新SSTL_2的匹配方式DDR SDRAMDouble Data Rate SDRAMRs为始端匹配电阻，RT为终端匹配电阻，上拉到VTT电平。匹配电阻取值需求满足以下两个要求：1.线路上的阻抗匹配2.线路上的电流要求VTT需由外部电源提供，其取值为VREF-0.04VVREF+0.04VDDR SDRAM技术更新3、数据信号采样参考源与SDRAM不同，DDR SDRAM不再依托时钟信号CK/CK#实现对数据信号DQ的采样，而是采用了与DQ同步的信号DQS(数据选通讯号，Data strobe)作为采样参考源。

17、DQS是双向信号，传输方向与DQ一样。由于DQS的运用，DDR SDRAM由SDRAM的共同时钟系统，进化成了源同步时钟系统。共同时钟系统指接纳端和发送端的时钟由同一个时钟源产生。源同步指数据和时钟由同一个器件发出。可从时序推导出，对于共同时钟系统，它的布线长度是受频率限制的，很难运用于超越200M的频率之上。而源同步那么不受这个限制。从DDR1、2、3的数据信号采样均为源同步系统。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技术更新综上所述，看起来数据信号DQ与时钟信号CK/CK#并没有任何时序上的关系，那么如何保证数据信号与地址、控制信号的协同任务?这可

18、经过存储器内部的DLL(延迟锁相环实现。利用DLL，可将DQS和CK的边沿对齐，从而实现数据信号和地址、控制信号的协同任务。DDR SDRAMDouble Data Rate SDRAM根本操作读操作写操作DDR SDRAM的操作方式与SDRAM根本一样，此处仅引见读和写操作。DDR SDRAMDouble Data Rate SDRAM读操作读操作根本操作读操作写操作DDR SDRAMDouble Data Rate SDRAM写操作写操作电源设计 DDR SDRAMDouble Data Rate SDRAMDDR SDRAM涉及四种电源：VDD:DDR SDRAM内核任务电源，为2.5V

19、VDDQ:DDR SDRAM数据数据总线I/O接口电源，为2.5VVREF:SSTL_2参考电源VTT:SSTL_2终结电源1上电顺序：VDD和VDDQ同时上电，随后VREF上电，VTT最后上电2电平关系电源设计 DDR SDRAMDouble Data Rate SDRAM3)功耗在四种电源，对VDD、VDDQ的功耗，需求根据厂家提供的器件数据手册计算得出，普通每片DDR SDRAM，功耗不会超越1W。VREF，其只是提供参考电平，耗电量不会超越5mA，但VERF必需和VDDQ坚持稳定的关系，且对纹波的要求比较高要求VREF的纹波不能超越50mV。对于VTT，除了CK/CK#信号外，DDR

20、SDRAM的其它信号都将终结于VTT。由于数据信号为双向信号，VTT需支持吸收电流和驱动电流这两个方向的电流。某些设计中，信号无需VTT,这些设计应满足以下要求：衔接同一存储器控制器不多于两片，直线长度短于2英寸。DDR2 SDRAMDouble Data Rate 2 SDRAMDDR2(Double Data Rate 2,两倍数据速率，版本2)SDRAM，是由JEDEC国际规范组织开发的，基于DDR SDRAM晋级的存储技术。与DDR1相比，虽然其坚持了一个时钟周期完成两次数据传输的和，但DDR2在数据传输率，延时，等方面都有了显著提高。而这些性能的提高，主要来源于以下技术的提升：4n数

21、据预取、ODT、Post CAS、封装等。DDR1与DDR2不同点DDR2 SDRAMDouble Data Rate 2 SDRAM新增功能DDR3 SDRAMDouble Data Rate 3 SDRAM1. ODTODT是是On-Die Termination的缩写，其意思为内部中心终的缩写，其意思为内部中心终结。从结。从DDR2内存开场内部集成了终结电阻器，主板上的终内存开场内部集成了终结电阻器，主板上的终结电路被移植到了内存芯片中。在内存芯片任务时系统会结电路被移植到了内存芯片中。在内存芯片任务时系统会把终结电阻器屏蔽，而对于暂时不任务的内存芯片那么翻把终结电阻器屏蔽，而对于暂时不

22、任务的内存芯片那么翻开终结电阻器以减少信号的反射。由此开终结电阻器以减少信号的反射。由此DDR2内存控制器可内存控制器可以经过以经过ODT同时管理一切内存引脚的信号终结。并且阻抗同时管理一切内存引脚的信号终结。并且阻抗值也可以有多种选择。如值也可以有多种选择。如0、50、75、150等等。并等等。并且内存控制器可以根据系统内干扰信号的强度自动调整阻且内存控制器可以根据系统内干扰信号的强度自动调整阻值的大小。值的大小。DDR3 SDRAMDouble Data Rate 3 SDRAM2007年年6月月26日，日，JEDEC完成了完成了DDR3 SDRAM内存规范的内存规范的制定。制定。 DDR

23、3中心设计在于中心设计在于8-bit预取，提升带宽的关键技预取，提升带宽的关键技术。术。DDR2与DDR3不同点DDR3 SDRAMDouble Data Rate 3 SDRAM新增功能DDR3 SDRAMDouble Data Rate 3 SDRAM1.重置重置Reset重置是重置是DDR3新增的一项重要功能，并为此专门预备了一个新增的一项重要功能，并为此专门预备了一个引脚。引脚。DRAM业界曾经很早以前就要求增这一功能，如今终业界曾经很早以前就要求增这一功能，如今终于在于在DDR3身上实现。这一引脚将使身上实现。这一引脚将使DDR3的初始化处置变的初始化处置变得简单。当得简单。当Reset命令有效时，命令有效时，DDR3内存将停顿一切的操内存将停顿一切的操作，并切换至最少量活动的形状，以节约电力。在作，并切换至最少量活动的形状，以节约电力。在Reset期期间，间，DDR3内存将封锁内在的大部分功能，所以有数据接纳内存将封锁内在的大部分功能，所以有数据接纳与发送器都将封锁。一切内部的程序安装将