alteraip核nco相位增量计算

1、少年易学老难成,寸光阴不可轻-百度文并Altera IP核NCO相位増量计算数字下变频中基于IP核的NCO设计作者：四川人学电(信息学院魏明强 来源:电。殳计应用2009年第6期引言软件无线电接收机系统中频信号处理算法的核心就是数字下变频(DDC)算法，而数控振荡器(NCO) 是决定数字下变频性能的最主要因素之-=近年来采用IP核设计基于FPGA的数字系统成为趋势， 釆用经过严格测试和优化的IP模块，能人人减少设计和调试时间，降低开发成本，增强设计灵活性, 从根本上捉高设计性能。因此本文捉出种采用IP核设计数控振荡器的新方法，以满足软件无线电 接收机下变频系统对NCO捉出的高性能要求。NCO在

2、数字下变频中的作用作为数字下变频的核心部分，数控振荡器具有频率分辨率高、频率变化速度快、相位可连续线性变化 和生成的正弦余弦信号正交特性好等特点，数字化的相位和幅度可以实现岛精度的数字调制解调。数 字通信的发展要求数据传输速率进步增高，如何得到个可数控的烏频载波信号是实现高速数字通 信系统必须解决的问题。数字下娈频的组成如图1所示，正交结构的数字下变频由个数字控制振荡器、对正交数字混频器和两个高效的低 通滤波器(LPF)组成。其中，NCO用于产生两路正交的正/余弦載波样本值，数字混频器使正/余弦 样本与采样样本混频相乘，进行频谱搬移，低通滤波器则用于滤除混频过程中产生的带外信号，输出 两路正交

3、的基带信号。作为实现数字混频的重要模块，NCO的目标就是产生个频率可变的正弦或余弦样本，如式(1)所 示：s(n)=si n(cocn)=sin(2n nfc/fs)(1)式中，fc为本地振荡频率即NCO的输出频率，数值上与DDC输入信号的载波频率相等：fs为NCO 的时钟频率，数值上与DDC输入信号的釆样频率相等。对于软件无线电数字接收机的下变频部分，般要求NCO产生的正弦波样本具有以下特点：频率分辨率耍高，就是当频率控制字K增加或减小 单位值时，正弦波的频率变化虽妥尽可能小：频段要宽，这样才能满足软件无线电高兼容性的要求： 频率转换时间要短，因为软件无线电接收系统要求对信号的接收与处理具有

4、实时性；频率改变时，输 出相位连续，改变频率控制字，相位增长率改变，但输出相位保持连续。这些特点显然对NCO的性 能捉出了很高的要求，因此NCO的设计与优化在数字下变频器中有举足轻重的作用。NCO的设计指标和相位扰动技术设NCO的频率控制字(相位增量)为M,相位累加器位数为N,时钟频率为Fclk, 输出频率为fout,频率分辨率为Af。相位累加器位数一定时，频率控制字和时钟 频率决定了 NCO的输出频率，它们的关系如下：fout=FclkxM/2NM = fout * 2八N /FCLK(2)此时N值的大小决定了频率分辨率的大小，可得到：?f=Fclk/2/<N(3)基于以上理论，按照软

5、件无线电接收机下变频系统的设计要求，假定NCO模块各 个参数满足下列指标：DDC输入信号的采样频率即系统时钟频率Fclk=80MHz; DDC输入信号的载波频率即本地振荡频率fout=14.4MHz；频率分辨 ?f<0.02Hz；无杂散动态范围SFDR王100dB；信噪比SNRNlOOdB；功耗 P<100mW«设计指标中SFDR尤为重耍，因为占主导因素的相位截断谋差造成了频谱杂散，这人人限制r SFDR 通常情况下相位截断误差占主要因素，因此必须尽虽减小。可以证明，除非频率控制字是2的整数 慕次方，否则由于相位累加器的位数有限将产生杂散，在区间(0, Fclk/2)(F

6、clk为时钟频率)内相位 截断谋差的频谱由若干根离散谱线组成，并且呈现出周期特性。可以设想，如果能打破该周期性，就 可减少相位截断误差的影响。相位扰动技术的依据正是这理论，其核心思想是在每个时钟脉冲到来 后，通过给相位累加器的输出中加入满足定统计特性的随机信号来打破误差序列的周期性，使得误 差的功率谱由原来的离散谱线变成均匀分布的宽带噪声，从而人人捉高SFDR,降低杂散。相位扰动 技术的基本原理如图2所示。图2相位扰动原珅團基于IP核的NCO设计和仿真NCO的设计采用Altera公司的NCO知识产权核，它的设计全部在FPGA开发软件Quartus II 7.2环境下进行.NCO-V7.2是Al

7、tera公司新发布的NCO IP核，它是个高性能、高度参数化的NCO 3少年易学老难成.吋光阴不可轻-百度文阵处理器，支持该公司的Cyclone. Stratix等系列器件，提供展于查找衣.CORDIC（CoordinateRotational Digital Computer,坐标旋转数字计算机）算法和乘法器三种结构，并能进行频谱分析。 下面介绍具体设计流程。启动Quartus软件并建立工程目录，打开生成NCO的IP核L具。选择器件型号。考虑到NCO用到的时序逻辑较多,对寄存器资源要求高，故应选择FPGA而非CPLD。 芯片最好采用低电压供电，以降低器件功耗，同时减少电磁干扰。较高的设计指标

8、耍求芯片内部逻辑 单元或者RAM资源比较丰富，保证完成设计的同时留有余量，充分体现'.软件无线电的灵酒性。器 件成本应该低廉而且货源充足易于釆购。综合考虑，Cyclone II系列的EP2C8Q208C8这款芯片性价比较高，并能满足以上各项要求。100.0120.0140.0-20 0 -*).0eo.o4110 -厂Frequency Domain Response Time Domain Response I00O.C25O01 25I.S75233 125-gjTKyxIO，Mi3.75Res.ounc8 EsiimaceOenemcjiwgonwmFrecisiws.Phase

9、 Ditnmg广 Small ROHPhase Acc unxilsiorPreels afjazP impneni Phase enteringAngularRpolutlon|ia jjD-rther Le*?l' »»» 丿八 >r 3的0啊Magnitude Precision旧 *Mn加OMcratod OuiputPawwatareCORDICQlwhRata|1W|lD!r2J|Desiree oirtpm Frequency1 毗zic Multipii-easedPMse： lnrwi«rrtvluer6LWTS»

10、;LReal Outejt Freauenc/14 4CCOO»OeT54<32 WMe4图4输出正弦倍号频城團少年易学老难成,寸光阴不可轻-百度文廉Time Domain Response |Frequency Oornain Fespon3«图5繪出正弦佶号时域E选择NCO的生成算法。IP核捉供查找农算法(包括人衣型ROM和小农型ROM)、CORDIC算法和 乘法器算法，各自具体特点如农1所示。从农1中可以看出，基于乘法器的NCO需要DSP模块， 釆用查找农结构的NCO需要人量RAM资源，而CORDIC算法则要消耗人量的逻辑单元。在其他 条件相同的情况下，四种算法

11、消耗的器件资源如衣2所示。从农中可以看出，CORDIC算法没有用 到RAM和DSP模块，而只消耗器件33%左右的逻辑单元，因此选择CORDIC算法设计NCO比 较合适。展于CORDIC迭代算法的数控振荡器仅用移位寄存器和加法器就可产生正余弦信号，不但 省去了传统NCO庞人的存储器资源，而且保留了 般数控振荡器频率分辨率烏、频率变化速度快、 相位可连续线性变化、生成的正余弦信号正交特性好等特点，非常适用于在正交数字混频器中进行高 速高精度的数字调制解调。根据具体指标设置合理的参数。图3所示为基本参数的设置界面。首先设置NCO的时钟频率和输出 频率，分别为100MHz和14.4MH乙 并将Fclk

12、和Zf代入公式(3),得N为32,此时实际分辨率 为0.0186Hz.小于0.02H乙满足设计要求。结合公式(2), IP核根据fout自动计算频率控制字 M.此时实际输出频率绝对谋差仅为0.0088Hz。表1四种算法的优获点算法优点缺点小麦年4OM采审对称怎缩技未.只存空部勞谨 形.节书了弘划资获与夫丢昭二多消耗谬绸里元旦波形 有阴总餐动大表窗ROM殍熔完筋能波形.波形纯滾蔑元第申 ?433托耗大RA"资.浪.起芯密 要求很亳CORDIC移宝梧加运算不占而 丘和亍合并混硕运算为达上一念精侵迭代次尅必我圧镣X.采样时钟足对秉法番基二芯片内部隶汇冷对序.节S RAh敕妾求芯片具有DSP

13、S法核块表2不同算法消耗资瀝列表逻辑单元RAM(M4K)DSP (9bit)小东聲口 OM3882720犬袁场ROM15423040CORDIC(并行)266900泰法霍26478器件资谏82563636然后设置相位字长P（相位分辨率）、幅值量化位数M和相位扰动三个参数。可以证明，如果取CORDIC 旋转的精度等于截断后相位的分辨率2n/2P.那么CORDIC旋转得到的相位误差最人为理想截断后 相位分辨率的两倍，相当于在理想截断的基础上再截断位。因此，CORDIC方式实现的NCO得 到的SFDR耍比查衣法得到的SFDR最多低6.02dB,即为6.02（P-l）dBQ根据lOOdB无杂散动 态范

14、圉的设计箜求，相位字长P取值为幅值量化位数M对频谱杂散的影响般用信噪比来衣示, 理论分析由经典公式SNR=6.02M + 1.76决定，根据lOOdB信噪比的设计妥求，M取值为17,但 考虑到热噪声、电源噪声等因素的影响，M取值18较为合适。最后根据幅频曲线和时域波形适当调 整伪随机信号的幅值o ip核用到r上文提到的相位扰动技术降低杂散，随机信号的引入方面不能 太小，否则起不到降低杂散的作用；另方面又不能太人，否则会减小NCO的无杂散动态范围，因 此调整到中间状态为宜。得到的频域和时域波形分别如图4和图5所示。由图4可知相位扰动技术 人人降低了离散频谱引入的杂散，将SFDR提升到105dB,

15、满足lOOdB的设计要求，同时可以看 出在14.4MHz频率点上相位噪声极小，即输出频率稳定。由图5可知波形整体呈现出正弦波的特 征，但由于NCO输出的是数字信号故农现出跳变性。通过简单计算得知信号周期人约为69.75ns, 换算成频率为14.34MH乙非常接近理论值14.4MHz。若认为谋差是由于测量不准造成的，则可以 认为NCO输出频率达到了设计要求。进步仿真验证设计结果。利用IP核丄具自动生成仿真模型和网衣并编译工程文件，生成顶层模块 后进行仿真，结果如图6图8所示。图6显示NCO模块能运行的最高频率达到f 170.44MH乙 远高于系统时钟80MH乙时序余量和当充裕，保证以后系统优化快

16、速捉升NCO性能。图7显示 NCO消耗总功耗为49.36mW,其中内核静态热功耗为25.59mW, I/O热功耗为23.77mW,接 近50mW的低功耗满足100mW的功耗要求。图8显示了 NCO输出相位相差90度的正余弦两路 波形，从整体看二者均接近单频率的正（余）弦波，只是杂散频谱的引入造成了波形细节的畸变。图 6图8说明仿真结果均达到设计要求。6少年易学老难成.寸光阴不可轻 口度文廉图6时序仿真结果? on i LyCyclone IIIP2C8Q20BC8FovQr RodolsFi nilTotalFwr Bi ssiputim49.36 bVCore Pyn和icF怦er0. 00

17、 沁Core Static Th*r»«l Tom er Di25.59 bVTXft V .1 n . _il.药F J1/U 1 hrcr*r»O3i07功耗仿玫结果 (CIS.9 s.。XfP9no pi «.% oto. p s川呵n阴川肝刚 3/WWVv t I i t t i I i i I I t I * I t I |<I a*ilata虫Jnc_i图8功能仿貝结果结语本文介绍了釆用CORDIC算法设计高性能数控振荡器的基本流程，采用Altera公司的IP核设计和 仿真后证明软件无线电接收机下变频中的NCO模块各项指标均达到设计要求，高性能的NCO有利 于后续CIC滤波、ISOP滤波、半带滤波和FIR滤波级联构成的抽取滤波的实现。CORDIC算法只 涉及移位和相加运算而没有乘法运算，充分利用f FPGA $富的寄存器资源而不占用人虽宝贵的 RAM资源，这为软件无线电数字下变频的改进和扩展捉供了灵活性。传统