模拟数字混合仿真指导

1、spectre与verilog混合仿真初级指导尸坚 2010-4-24spectre与verilog混合仿真，顾名思义，就是电路既含有模拟电路，乂有有verilog语言 编写而成的数字处理模块；主要针对吋序分析，以及口动校准功能。1.把verolog模块导入到spectre中。如果盂要导入多个模块，而且模块z间存在嵌套调用的话，盂要把所冇嵌套调用的模块都写 在同一个.v文件中。(不是一定要这样做，只不过这样做是不会有问题的，其他更便捷的做 法则需要各位仁人志士去发掘了)(a) 如上图：在icfb最初窗口上选file,接着import,接着verilog；(b) 接着在弹岀的窗口 “verilo

2、g in”屮，如上图，只关心红框标注的4个地方，在 第2个红框处，可以浏览到需要把文件导入的冃标库“tcst_lu”；在第一个大框 中，可以浏览到逆需要导入的try.v,选中后，点击第3各红框“ verilog files to importv 右边的 “add”；在笫 4 个红框中 “import structural modules as” 选 "functional"其他可以不用管吧，不过尽量与截图一致的话会比较顺利的。最 后点击“ok”，然后等一会，会提示导入完成，提示逆查看以下信息，如果导 入不成功，很可能是你的.v文件没冇写好，盂要修正以下，然后再做导入工作。s

3、how cateorm show f*ilarwrychiavwf9d$x xixer 0027_16hxncuon«lvmm wtxm cdr2 xlhmsi-mlom.fdrzgkai5x mixctl fur rmbitu xermu»1 &uu fdr bau(u u b心xkxsi.mnir_fdr_bajll.dwmy»t«: wn(o rw f&ft «m"尹“ 3 f miiihmsl_uj(dl_ri«altmrm5t ktxfr post shiu«mmsl.uxik.rai k

4、msi.npmalt.iaxu.umtml ul t.l u1kaxxx e aakk5i n：xx1 yttft u>not wyh wfioou.airjc.8bulatxonw7|g| :rypiooujj r/rioou ltx iy>loou"m kd*.bib3uigttstoolwnth* &.bus a ami amlllb analglxbb»>ie cdm)eft»rhllb(tmcuan«l 缺.t pdr_tr»t cfexmlo rtttbwl* *4izzoftumibci«j(c

5、) 如上图，导入成功以后,在"library managerw中的库“test_lu”中,“cell”一栏下就会出现所导入的所有模块，每个模块都有“functiomd”与“symbol” 两个viewo2.把数字模块添加到schematic中(a) 如上图，cell “test_dfl只有schematic view,打开之，如卜图virtuoso* schematic lditiny: tem, lu test dlt hematic負三口 q(b) 按照一般的添加instance的步骤，把数字模块“digital_3”加进來，如卜图vartuo«>» s

6、chcmallc fdltlng: lo甌u icm_dft schematic33ond:tools dosign vmnciow f<ftt /wm otock stm»ot opuons mlymto ihm_pokmovse l chs&rleselectpt()chhi nou*«popup <) chmicr««t xn t.()(c) 保存好，然后关掉schematic viewlibrary manager: directory .home/luzhijian/project/marsolacmvwjw|conf19a

7、dd 16 add h 16 and_16_l bits_xor c“-76-bits digital 3 f add -h add1a33_instant »ult_16bi t3signedschematictest dfttest_lm3teat nix sinulat*on9w(d) 在cell test_dft 111新建一个view,叫config,如上图；做法是在上图红框处输入 “config”，然后回车，就会弹出下图(e) “library name”与“cell name”明显是不用改的，而“ tool”需要选到 “hierarchy-editor”,之后 “vie

8、w name” 自动变为 “config”,然后 “ok”，则继续弹出下图的两个窗口 “new configuration” 和 ahierarchy-editorvi-file edit viewcadence hierarchy editord q v巨君top cellubraiy: |global bindingscell: |view:opentop cellnew configurationllbraiy list |view listslop listcell bindingsview usestop listubrmy: tesi.luglobal bindingslibrar

9、y listojecvmarsolabrowseview:descvlptloncancelmessages話令出hofma in a lie劭梵4"昶爪comfoimou塑抄d曲梵泊引佬restricted rights notice (short form) u$e/reproduction/di$clo$ure is subject to restriction set forth at far 1252 227-19 or its equivalentuse template.(f) 如上图，在"new configuration”窗口屮，在view处浏览，弹出卜图

10、浏览窗口(g) 选屮 test_dft 屮的 schematic,之后 “ok”，然后又冋到 “new configuration” 窗口, 点击 “usetemplate.”，如下图(h) 之后会弹出 “usetemplate” 窗口,如下图,在"name” 中选中"spectreverilog”,z 后 “ok”；use templatetemplatename:iok |cancelapplyhelpspectreverilogfrom file: |(i) 然后unew configurationv窗口中的冇关信息被填好，如下图，然后“0k”(j) 然后刚才空着的“

11、hierarchy-editor”窗口，会被填满信息，该信息都是关于 schematic view中的信息,如下图(k) 然后可以保存，则完成该config view的设置，然后关闭该窗口。(3)在 config view 中操作(a)打开test_dft的config view,其与schematic view是很相似的，如卜图(b)在左上角的“tools”屮打开，选“mixed signal opts.”则会在工具栏中多了两 项，如下图下图m ©chhimouoepopup ()(c)在新出现的 “mixed signal” 中选"interface elements”

12、,-ts 叹童3 垮” c7-.4q nr 更冒 q»« . i.wie3 然后选"instance”,iatic config: tesclu tescdft configut<7:0>mixed-signal ibm_pdk partitioning options. display partition interface elements(e) 然后点击数字模块digital_3,则会弹出设置输入输出电平binding的窗11,如下图，显示了对输入输出点平的设置：输入1.5v以下为0, 3.5v以上为1；输出1 代表5v, 0代表0v；然后“ok

13、”(f) 保存,然后打开“tools”下打开aanalog environment,如下图,在“setup” 中选“ simulator/directory/host. ”virtuoso analog design environment (11)status: ready239helpdesign .-ianalysessimulator/directory/host.t turlio/larauc 帥ductton model lmirartes .cellt y.temperature .vtew c sumuii .argument3enablesimulation fites .0

14、83加泌m (妣outputsq name environment .ignal/exprvalueplot save march丄oct-27 c saiwlator: spectre session setup analyses variables outputs simulation results toolsplotting mode:replace(g) 然后弹出选择仿真器的窗口,如下图,在“simulator”中选spectre verilog 然后“ok”，如下图1 yj choosing simulator/directory/host - virtuoso® analog design environ xokcceldefaultshelpsimulatorspectreveniogproject directory /sunulatiorjhost mode local remote 、distributedhostremote directorydigital host mode local 、remotedigital host(h) 然jtj稍等丿刻，仿真器被换为spectre verilog,如下图analysesenabletypeargumentsoutputslibrary test_lucei testdftview configd