VHDL基本语句实用教案

1、 一、顺序语句1.赋值语句信号赋值符号(fho)是“=“;变量的赋值符号(fho)是“:=”。如： SIGNAL a BIT;VARIABLE b BIT;a顺序语句；When 选择值=顺序语句；END CASE;选择值有四种表达方式：单个普通数值，如；数值选择范围(fnwi)，如(2 TO 4),表示、。并列数值，如|5，表示取值为或。混合方式，以上三种方式的混合。第4页/共53页第四页，共54页。5.3 1位二进制全加器的VHDL设计(shj)第5页/共53页第五页，共54页。1位全加器顶层(dn cn)设计原理图 第6页/共53页第六页，共54页。或门逻辑(lu j)描述底层元件(yun

2、jin)VHDL设计第7页/共53页第七页，共54页。半加器设计(shj)原理图第8页/共53页第八页，共54页。半加器描述(mio sh)（1）并行(bngxng)赋值语句底层(d cn)元件VHDL设计第9页/共53页第九页，共54页。半加器描述(mio sh)（2）CASE语句：属于顺序语句，必须(bx)放在进程语句中使用。不是(b shi)操作符相当于THEN与真值表对应半加器的真值表a b so co 0 0 0 00 1 1 01 0 1 01 1 0 1 利用CASE语句直接表达 电路的真值表是一种十分 有效和直接的方法。第10页/共53页第十页，共54页。半加器描述(mio s

3、h)（3）并置操作符&数组宽度(kund)（位宽）标准(biozhn)逻辑矢量数据类型（标准(biozhn)一维数组）数的表示：二进制数（矢量位）“01101100”单一二进制数：0，1第11页/共53页第十一页，共54页。1位二进制全加器顶层设计(shj)VHDL描述第12页/共53页第十二页，共54页。元件(yunjin)定义语句定义信号d，e，f作为器件(qjin)内部的连接线对准备(zhnbi)调用的 元件做声明元件例化语句例化名：元件名 PORT MAP（端口名=连接端口名，）；端口映射语句（元件及端口的连接说明）1位二进制全加器顶层设计VHDL描述第13页/共53页第十三页

4、，共54页。上页1位二进制全加器VHDL顶层设计描述(mio sh)与该页原理图顶层设计文件的作用相同。第14页/共53页第十四页，共54页。1位二进制全加器工作(gngzu)波形第15页/共53页第十五页，共54页。4. LOOP语句(1)单个LOOP语句，其语法(yf)格式为： LOOP标号： LOOP 顺序语句 END LOOP LOOP标号;例如：L2: LOOP a:=a+1; EXIT L2 WHEN a10;END LOOP L2;第16页/共53页第十六页，共54页。(2)FOR_LOOP 语句，语法格式为： LOOP标号(bioho): FOR 循环变量 IN 循环次数范围

5、LOOP 顺序语句 END LOOP LOOP 标号(bioho);例如：L2: FOR a IN 0 TO 10 LOOP a:=a+1;END LOOP L2; 第17页/共53页第十七页，共54页。8位奇偶校验逻辑电路(lu j din l)第18页/共53页第十八页，共54页。5. NEXT语句它的语句格式有以下三种：NEXT;NEXT LOOP标号;NEXT LOOP 标号 WHEN 条件表达式；对于第一种语句格式，当LOOP内的顺序语句执行到NEXT语句时，即刻无条件终止当前的循环(xnhun)，跳回到本次循环(xnhun)LOOP语句处，开始下一次循环(xnhun)。对于第二种语

6、句格式，与第一种功能基本相同，只是当有多重LOOP语句嵌套时，可以调到指定的标号LOOP语句处，重新开始执行循环(xnhun)操作。对于第三种语句格式，如果条件表达式的值为TRUE, 则执行NEXT语句，进入跳转操作，否则继续向下执行。第19页/共53页第十九页，共54页。第20页/共53页第二十页，共54页。6. EXIT语句EXIT 语句也有三种格式;EXIT;EXIT LOOP 标号(bioho)；EXIT LOOP 标号(bioho) WHEN 条件表达式；每一种语句格式与对应的NEXT语句和操作功能非常相似，唯一的区别就是： NEXT语句是转向LOOP语句的起始点； EXIT语句是转

7、向LOOP语句的终点。第21页/共53页第二十一页，共54页。第22页/共53页第二十二页，共54页。7. WAIT 语句WAIT语句有四种不同的语句格式：WAIT;WAIT ON 信号表；WAIT UNTIL 条件表达式； WAIT FOR 时间表达式；第一种语句格式中，未设置停止挂起条件的表达式，表示永远挂起。第二种语句格式称为敏感信号等待语句，当处于等待时，敏感信号的任何(rnh)变化将结束挂起，再次启动进程。第三种语句格式称为条件等待语句，当信号变化且满足条件时，将结束挂起，再次进入进程。第23页/共53页第二十三页，共54页。等待时钟(shzhng)信号检测(jin c)复位信号rs

8、t无复位(f wi)信号，执行赋值操作第24页/共53页第二十四页，共54页。u第四种语句格式称为(chn wi)超时等待语句，在此时间段内，进程处于挂起状态，当超过这一事件段后，进程自动恢复执行。u例如：uuPROCESSuBEGINuWAIT UNTIL clk=1;uAve=a;uWAIT UNTIL clk=1;uAve=ave +a;uWAIT UNTIL clk=1;uAve=ave +a;uWAIT UNTIL clk=1;uAve=ave +a;uEND PROCESS;uu在四个脉冲过后，求得个数值的平均值。第25页/共53页第二十五页，共54页。8. 子程序调用语句（下节课

9、讲）9. RETURN语句返回语句有两种格式：RETURN;RETURN 表达式；第一种语句格式只能用于过程，它只是(zhsh)结束过程，并不返回任何值。第二种语句格式只能用于函数，并且必须返回一个值。10. NULL语句空操作语句的语句格式为：NULL;NULL常用于CASE语句中。第26页/共53页第二十六页，共54页。二、并行语句各种并行语句在结构体中的执行是同步进行的，或者说是并行运行的，其执行方式与书写顺序(shnx)无关。每一并行语句内部的语句运行方式可以有两种不同的方式，即并行执行方式和顺序(shnx)执行方式。结构体中的并行语句主要有种：并行信号赋值语句条件信号赋值语句进程语句

10、块语句元件例化语句生成语句并行过程调用语句第27页/共53页第二十七页，共54页。1.并行信号赋值语句2.简单信号赋值语句3. 赋值目标 = 表达式；4.(2) 条件(tiojin)信号赋值语句5. 赋值目标 = 表达式 WHEN 赋值条件(tiojin) ELSE 6. 表达式 WHEN 赋值条件(tiojin) ELSE7. 表达式 ;8.(3) 选择信号赋值语句9. WITH 选择表达式 SELECT10. 赋值目标信号 连接端口名，);第33页/共53页第三十三页，共54页。6. 生成语句生成语句可以简化为由规则设计结构的逻辑描述。生成语句有一种复制作用，在设计中，只要根据(gnj)某

11、些条件，设定好某一元件或设计单位，就可以利用生成语句复制一组完全相同的并行元件或设计单元电路结构。第34页/共53页第三十四页，共54页。第 6 章 VHDL设计(shj)进阶第35页/共53页第三十五页，共54页。6.1 4位加法(jif)计数器的VHDL描述第36页/共53页第三十六页，共54页。注意：表面上BUFFER具有双向端口INOUT的功能，但实际上其输入功能是不完整的，只能将自己(zj)输出的信号再反馈回来。VHDL规定(gudng)：加、减等算术操作符+、-对应的操作数的数据类型只能是INTEGER。注意：文件名取为实体(sht)名，扩展名为.vhd第37页/共53页第三十七页

12、，共54页。4位加法(jif)计数器的另一种表达方式（常用） 数据类型定义为标准逻辑位或位矢量，容易与其他(qt)电路模块接口。调用+号的算符重载函数，允许使用(shyng)不同的数据类型。第38页/共53页第三十八页，共54页。4位加法(jif)计数器工作时序第39页/共53页第三十九页，共54页。6.2 不同(b tn)工作方式的时序电路设计第40页/共53页第四十页，共54页。中间(zhngjin)未引入信号定义(dngy)变量cqi用于数据暂存变量(binling)赋值符号省略赋值操作符异步清零，独立于CLK带有复位和时钟使能的10进制计数器第41页/共53页第四十一页，共54页。带有

13、复位和时钟(shzhng)使能的10进制计数器 工作时序第42页/共53页第四十二页，共54页。带有并行(bngxng)置位的移位寄存器第43页/共53页第四十三页，共54页。带有并行置位的移位寄存器 工作(gngzu)波形第44页/共53页第四十四页，共54页。6.4 双向电路(dinl)和三态控制电路(dinl)设计第45页/共53页第四十五页，共54页。三态门设计(shj)三态门工作(gngzu)波形第46页/共53页第四十六页，共54页。双向端口设计(shj)q定义(dngy)为双向端口q履行输入(shr)功能时将其设定为高阻态输出使q成为真正的双向端口 第47页/共53页第四十七页，

14、共54页。设计能够产生独立控制的多通道电路必须使用并行语句(yj)结构三态总线(zn xin)电路设计注意(zh y)：P152程序改错第48页/共53页第四十八页，共54页。8线-3线优先(yuxin)编码器真值表输入输入输出输出din0 din1 din2 din3 din4 din5 din6 din7 output0 output1 output2 x x x x x x x 0 0 0 0 x x x x x x 0 1 1 0 0 x x x x x 0 1 1 0 1 0 x x x x 0 1 1 1 1 1 0 x x x 0 1 1 1 1 0 0 1 x x 0 1 1

15、1 1 1 1 0 1 x 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1第49页/共53页第四十九页，共54页。8线-3线优先(yuxin)编码器第50页/共53页第五十页，共54页。6.6 仿真(fn zhn)延时1. 固有延时：由于分布电容效应，任何电子2. 器件都存在的一种惯性延时特性。3. 2. 传输延时：输入与输出之间的一种绝对延时，4. 由半导体的延时特性决定。5. 3. 仿真延时量：一个(y )VHDL模拟器的最小分辨6. 时间。第51页/共53页第五十一页，共54页。实 验 内 容1、利用(lyng)参数可设置LPM兆功能块设计一个4位乘法器。 （See 教材P94）2、熟悉Max+plus的VHDL文本设计流程全过程。 设计1位二进制全加器，并进行时序仿真； 在实验箱上锁定引脚并进行硬件下载测试。 （See 教材P117、实验指导书）3、用VHDL设计一个含异步清0和同步时钟使能的4位16进制 加法计数器。 （See 教材P163、实验指导书）4、用VHDL设计一个16进制7段数码显示译码器并进行硬件测试。5、将3、4的设计作为底层元件，完成顶层文件设计，显示计数值。 方法一： 用原理图输入法。 方法二： 用例化语句。6、