毕业论文过流保护电路的设计与仿真

1、目 录摘 要过流保护电路是芯片内部一个不可缺少的功能模块。它的主要作用是确保芯片过流时能有效的关断，避免芯片被烧坏。过流保护电路一般由过流信号采样部分和信号处理部分构成。采样电路的设计至关重要。本文首先介绍了过流保护电路的结构及各部分的原理，然后对设计过程中涉及到的工具软件的使用方法进行了介绍，最后对着重阐述了过流信号采样电路、前沿消隐电路、波形恢复电路的设计及仿真。关键词：过流保护、采样、前沿消隐、波形恢复AbstractOver-current protection circuit is a necessary module inner the chip. It is main funct

2、ion is to assure that the chip could be cut-off if there is an over-current flow in it and can work perfectly after the flow. Normally it consists of the two main module: circuit of sampling and circuit of dealing signal.This document is intended to introduce basic architecture and work principle of

3、 over-current circuit. And then there is a explanation of the usage of the software involved in the process. At the end of this thesis, I will show you the detailed information on the design and simulation of the fowling parts: circuit of sampling, leading-edge-blanking circuit, waveform dealing.Key

4、words: over-current protection, sampling leading-edge-blanking circuit, waveform dealing目 录摘 要IAbstractII第1章 引言11.1选题背景11.2研究的目的及意义11.3论文的组织结构1第2章 过流保护电路概述32.1采样电路32.2 信号处理电路52.2.1施密特电路52.2.2 CMOS反向器72.2.4与门9第3章 工具介绍113.1原理图编辑113.1.1启动113.1.2 建库123.1.3 编辑原理图133.2 仿真133.2.1选择仿真器、添加库文件143.2.2选择仿真类型143

5、.2.1 设置输出曲线14第4章 过流保护电路设计154.1比较器设计154.2 前沿消隐164.3 对功率管的采样电路174.4 施密特触发器194.5 D触发器20第5章 结论23参考文献25致谢26附录27外文资料原文31翻译文稿3423第4章过流保护电路设计第1章 引言1.1选题背景 现代集成电路越来越广泛的应用于高压、高功率领域。随着节能昌平的需求的增多，电源稳压器管理，MOSFT等功率期间越来越多的应用到整机产品中，而在整机产品市场产量不断增加以及功率期间在整机中的应用比例不断提高的双重带动下，中国的功率器件市场近年来也不断增长。这些应用都具有一个共同的特点，那就是芯片工作于高电压

6、、高功率环境下，发热多、环境复杂、芯片很容易被烧毁。对于采用MOS工艺制造的器件，由于MOS的栅氧化层很薄，极易被击穿，这些情况更为严重。因此，如何保护器件正常稳定的工作于复杂的环境之下，如何提高功率期间的可靠性，越来越成为了IC设计人员和制造企业最关心的问题之一。有时，设计一个新能优良的保护电路模块比设计一块优秀芯片本身更重要。本文所讨论的过流保护电路，就是一个提高芯片可靠性的一重要的模块。它的作用是，准确的判断被保护对象是否发生了过流现象。如果过流，则应及时的采取措施关断过流信号，避免器件被损坏。关断期间后还必需检测芯片的温度是否降至正常工作允许的范围，如果满足条件则应打开芯片，时期正常稳

7、定的工作。1.2研究的目的及意义过流保护电路作为芯片内部一个必不可少的功能模块，其性能的好坏直接决定了芯片的性能的好坏。因此，设计制造一个性能稳定的,动作准确可靠的过流保护电路是设计任何一块芯片都不可或缺的任务。本文所讨论的过流保护模块是应用于数字公放桥式输出级的保护模块。本文将详细阐述其结构和每部分的原理，并给出设计参数。尽管不同的芯片会因地制宜的采用不同的保护电路，但所有保护电路的内部结构都是大同小异，甚至完全一样的。从这个意义上说，本文所讨论的电路对其它过流保护电路的设计都具有借鉴作用。对于数字音频功率放大电路的过流模块的设计更是如此。1.3论文的组织结构本论文将首先介绍主要内容（及中英

8、文摘要部分），然后是目录部分。读者可以很直接的查阅到每部分内容所在的页码。在接着便是正文部分。正文部分分为四章：第一章 引言；第二章 过流保护电路概述；第三章 相关EDA工具介绍；第四章 过流保护电路设计。其中第二章将介绍一些设计过程中要应用到的一些基础知识和基本概念原理。第三章将详细讨论Cadence 原理图工具和仿真工具Hspice的使用方法。在本论文的最后，将附上设计用的一些电路和程序，及其他需要补充说明的问题。第2章过流保护电路概述第2章 过流保护电路概述要实现过流保护，电路至少应该具备一下两部分：一部分是对过流信号进行采集的采样电路，令一部分是对过流信号进行处理的信号处理部分。这两部

9、分密不可分，任何一部分设计不当都会影响过流电路的整体性能，严重时将会失效，起不到保护的作用。 波形处理采样前沿消隐波形整形图2-1 过流保护电路结构图正如上图所示，波形整理部分将要完成前沿消隐和波形整形两个任务。前沿消隐能有效的将过冲与过流区分开来。过冲和过流的判断标准主要看脉冲的持续时间，我们认为持续时间少于半个时钟周期为过冲，这时过流保护电路将忽略这一信号，不做处理。大于半个时钟周期的为过流，电路将自动的采取措施，关闭功率器件，直至达到正常的工作条件。2.1采样电路对于功率MOS的过流保护，现在普遍采用的方法有两种，一种是用Sense FET的方法34来实现对电流的采样；另外一种是采用Rd

10、s的检测方法。本电路在设计中采用了Sense FET的方法实现采样，之所以采用这种电流检测方式，是因为该采样方法可以使工作在温度变化范围大的芯片得到很好的保护。而且Ron跟随本工艺库的变化较大，不能进行精确的采样，而Sense FET方式只采样电流，不存在工艺参数的影响。在信号处理部分，一般有电流比较和电压比较两种，本电路采用了电流比较方式。此外，由于电路工作中的EMI的影响，通常功率开关管的导通和关断时，电压并没有整齐的上升沿和下降沿，反而会在上升沿和下降沿上出现电压上冲和下冲现象。输出上冲现象会带来过流保护电路的误判断，所以需要消隐电路消除此现象，以便得到正确的判断。所以对过流输出的输出信

11、号做了前沿消隐处理。过流保护的倍数的确定是非常重要的，多少倍过流并不按照凭空的电路仿真能不能实现来定出过流倍数。就确定过流来说，过大的电流过流倍数会导致两个方面的问题：一是会浪费芯片的面积，二是增加后端布版的难度。下面我们讨论采样电路的原理。用SenseFET进行电流检测，即是用SenseFET与被保护器件 (以下称Main FET)并联，如下图所示：图2-2 SenseFET采样方式图2-2中的电阻是采样电流转换成电压的电阻。通常SenseFET的宽度远小于Main FET的栅宽，比例越小，功耗越小，但是由于版图对称性方面的考虑，电流检测准确度也会降低，因此功耗与采样精确度之间存在折中，通常

12、取n= 1 : 1500左右。功率MOS是许多基本的MOS单元排列成矩阵而构成的，电流完全按照单元数多少来分配，假设Vsense很小，可以忽略其对Sense FET源极电位S'与Main FET的源极S的电位差，那么在Sense FET上流过的电流可近似为功率器件电流的1/ n。这样就可以比较准确的采样电流。但是在正常的镜像电路结构中，电路的器件是处于饱和状态的，在桥式电路设计中，功率管基本上都是处在截止与开启两种状态。采集到了信号后，电路不能就此判断电路是否过流。我们还要将其与一标准电流进行比较，并依此来判断过流与否。电流比较器如下图所示：图3-41 电流比较示意图下面我们将用公式来

13、详细说明其原理。如上图所示,是本电路所采用的电流比较器，Iin是基准电流，通过M0管镜像到M1,M2,不考虑沟道调制效应，则镜像到M3,M4的电流是相同的，并且均为Iin，由MOS管电流公式有： （3-18） （3-19）假设VTM3=VTM4, 并且，其中，,当电流还没有过流时，假设，则会导致M4管线性截止，输出高电平，经过SMIT触发器和后面的反相器输出低电平，此时，电路是处于正常工作状态，当电流由于某种原因增大，导致后，M4将线性导通，导致OUT被拉低，使最终的输出为高电平，输出过流保护信号。上文阐述的内容，我们也可以通过仿真来验证。在后续章节笔者将给出其仿真结果，附录中还会给出相关网表

14、。2.2 信号处理电路在过流信号处理部分，我们首先对信号进行前沿消隐，然后进行波形整形。在整形部分，我们先将信号通过一施密特触发器。是信号边沿变得陡峭，然后让其去触发一D触发器。这样，当过流时，就能输出几乎与VDD相等的过流信号；当功率器件正常工作时，过流保护模块将输出几乎与地等电势的低电平。这样就不会影响电路正常工作。2.2.1施密特电路施密特电路时波形变换中经常使用的一种电路，她在性能上有两个重要的特点：第一：输入信号从低电平上升的的过程中电路转换对应的电平，与输入信号从高电平下降过程中对应的输入转换电平不同。第二：在电路的转换过程中，通过电路内部的正反馈过程是输出电压波形的边沿变得很陡峭

15、。利用施密特电路的两个特点不仅可以使边沿变化缓慢的波形变得陡峭的巨型波，而且可以将叠加在矩形脉冲上的高、低噪声有效的清除。我们正是借助施密特电路的这些优点对输出的过流信号进行整形，从而避免由于外界干扰等非理想因素引起对过流的误判，提高了电路的稳定性。下图显示的正是施密特电路的I/V曲线图：VDDO图2-1 施密特电路的传输特性下图是施密特电路的核心部分：图2.1 施密特电路核心部分设PMOS的开启电压为 ，N沟道MOS的开启电压为 。当Vi=0时，T1、T2导通，T3、T4截止。此刻Vo为高（ 约等于VDD），它使T3截止，T6导通并工作在源极输出状态。因此T5源极点位较高，。 在V1逐渐升高

16、的过程中，当以后，T4导通。但由于VS5很高，即使,T5仍不会导通。当VI继续升高，知道T1、T2的栅电压|vgs1|、|vgs2|减小到T1、T2趋于截止时。T1、T2的内阻开始急剧增大，从而是vo和Vs5开始急剧下降，最终达到,于是T5开始导通并引起如下的正反馈过程：从而是T5迅速导通并进入低压的电区，与此同时，随着Vo的下降T3导通并进而使T1、T2截止，Vo下降为低电平。因此，在的条件下，VI上升过程的转换电平VT+要比1/2VDD高得多。而且VDD越高VT+随之上升。同理，在的条件下，VI下降过程的转换电平VT_要比1/2VDD低得多。其转换过程与上升过程类似。在实际应用中，施密特的

17、核心部分的下一级还可以采取一类似于正反馈的些措施使其波形进一步改善，从而满足应用需要。2.2.2 CMOS反向器MOS反向器是MOS电路的基本单元，它不仅广泛的应用于数字电路中，模拟电路中也在广泛的使用经过优化的反向器。它除了具有使信号的相位延迟180°外，还具有缓冲、提高带负载能力等作用。反向器一般由负载和驱动元件构成。根据负载的不同类型，反向器可以分为多种。我们更关注的是有比反向器和无比反向器这种分类方式。所谓有比反向器，就是指该反向器在输出低电平时，负载管和驱动管同时导通，输出低电平有驱动管的导通电阻和负载管的导通电阻之间的分压关系决定。为了保持足够的低电平，两个等效电阻应保持

18、一定比值。而无比反向器在输出低电平时，只有驱动管导通，负载管是截止的，在理想情况下，输出低电平为零。在这次设计中，我们将采用广泛使用的CMOS反向器。它属于无比反向器。CMOS反向器如下图所示：图2.3 CMOS反向器CMOS反向器的工作状态可以分为五个区域。当P沟道MOS管导通，N沟道MOS管截止时，反相器输出高电平；当P沟道MOS管截止，N沟道MOS管导通时，反相器输出低电平；当两MOS管都处于导通状态是，输出电平换转。其实有传输特性曲线可以看出，由P管导通N管截止到N管导通P管截止这两个状态之间的变换非常“陡”，这种特性有最大的噪声容限，非常适合设计高性能电路得要求。 下面我们分析CMO

19、S反向器的功耗。CMOS反向器的功耗P由两部分组成：（1） 静态功耗，即反向漏电流造成的功耗PD。（2） 动态功耗PS，它又分为两部分：开关的瞬态电流造成的功耗PA；负载电容的充电和放电造成的功耗PT。CMOS的静态功耗是很小的。应为处于静态时，无论是PMOS还是NMOS，总有一个是处于截止状态的。没有VDD到VSS的直流通路，也没有电流流入栅极，所以理想情况下静态功耗为零。即使考虑到扩散区和衬底之间的而非理想的漏电流，静态功耗也是非常小的。在室温下，对于5V的反向器，其典型值为12nW.CMOS的动态功耗可表示为 它与系统工作电压和频率有关系。2.2.3传输门传输门是主从D触发器中的一个重要

20、部件，器示意图如下所示：图 2-3 传输门示意图由于NMOS只能完美的传输低电平，传输高电平时有阈值损失；而MOS恰好完全相反，它只能完美的传输高电平，传输低电平有阈值损失。为此，我们采用上图所示的结构，将PMOS和NMOS并联在一起，用一对互补的信号区分别控制PMOS和NMOS的栅极电压。这种结构，充分的利用了NMOS和PMOS的优点，克服了各自的缺点，不但能完美的传输高低电平，还减少了传输门的输出电阻。这种结构的一个缺点就是使下拉的延时有所增加。2.2.4与门同传输门一样，与门也是构成D触发器的另一个重要的部件。与门实现的功能是，当输入信号全为高电平是，输出高电平；当输入信号不全为高电平时

21、，输出低电平。下图是采用CMOS工艺的与门示意图。图2-4 与门第3章工具介绍第3章 工具介绍在本设计过程中，主要使用到两种软件工具：Cadence公司出品的用于原理图输入的Composer-Schematic，synopsis出品的用于模拟电路仿真的HSPICE。Hspice仿真电路仿真器是synopsis公司的工业级的电路分析软件，用以电子电路的稳态、瞬态及频域的仿真和分析。该软件可以精确的仿真、分析、优化从直流到高于100GHz频率的微波的电路。Hspice是理想的电路单元设计和模型处理的工具，也是信号完整性和传输线分析的选择工具。对于电路的仿真，我们将Hspice语句（电路图网表与激励

22、语句及控制程序）输入软件，得到以波形和列表方式输出的数据。基于SMIC的1P6M工艺， Hspice调用其针对Level 49（BSIM3V3.24）模型的计算函数，对晶体管级电路进行了深入计算，极大地简化了设计过程中地计算问题。Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设

23、计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。下面将详细的对使用过程加以说明。3.1原理图编辑3.1.1启动在终端中输入命令icfb&并回车便可以启动Cadene软件。需要注意的是，在这之间一定要设置好license和环境变量。图3-1 Cadence启动界面3.1.2 建库 在图3-1中，选择File菜单下面的new library打开建库对话框。如图3-2所示。图3-2 建库对话框在该对话框中，library Name中选择第一部所建的库。并在Cell Name中填上所见单元的名称。应为我们所建的单元为原理图，因此在View Name和Tool中分别填schem

24、atic和Composer-Schematic。点击OK后，我们将进入原理图编辑出口，如图3-3所示：图3-3原理图编辑界面3.1.3 编辑原理图 在原理图编辑窗口中，我们可以添加元件、引脚、连线操作方法可参见cadence的使用手册。图3-4是笔者创建的一个反相器的的原理图。图3-4 反相器原理图这一步中我们要注意的是，添加原价后我们一定要正确的添加元件的模型名称。否则将通不过方真。另外还要填好个MOS管的宽长值。3.2 仿真原理图编辑完成以后，我们可以按快捷键X进行电气规则检查并保存。随后在tools菜单下选择Analog Design Environment。这步完成以后我们将见到下面的

25、模拟电路设计界面。下面我们将进行设置。3.2.1选择仿真器、添加库文件由于笔者采用cadence调用hspice的方式进行仿真，因此在setup菜单下的choosing Simyulator对话框中选择hspiceD。如图3-5所示。图3-5仿真器的选择另外还需设置好仿真所需库文件的路径。3.2.2选择仿真类型这一部我们将对Analysis项进行设置。在仿真类型中可以选择直流扫描、交流分析、瞬态分析等多种分析方式。具体可参见Cadence的相关手册。3.2.1 设置输出曲线这一项主要是对outputs选项进行设置。笔者主要是在outputs菜单中点击to be ploted子菜单，然后在原路图

26、中选择需要输出图形的节点。这样，仿真结束后，自动的会弹出相关曲线。第4章过流保护电路设计第4章 过流保护电路设计4.1比较器设计比较器的设计是本设计的核心部分，只有设计出性能优越、工作稳定、动作稳定的比较器，后级电路才能稳定的工作。没有一个合格的比较器，无论后级电路性能有多么的好，过流保护电路也不可能正常工作。因此，从这个意义上讲，比较器的设计是设本设计的核心，更是基础。图4.1是比较器的原理图图4-1电流比较器原理图图4-2电流比较器仿真结果笔者在电流比较器的输入端添加5mA的电流，对输入端进行03.3V的直流扫描，便得到了图4-2的仿真结果。从该图上可以看出，当超过0.5V时，输出变为高电

27、平。这可以用来作为一过流信号。4.2 前沿消隐前沿消隐电路的关键在于对短暂过冲电流导致的非正常过流信号的滤出，所以判断是否是误动作的原则并不是电流有多大，而是时间有多长，而本设计时间设计最大工作频率为10M,所以最小的过流信号要小于100n秒，本芯片设计了前沿消隐的时间为1/2个最小周期，如果前沿过流时间大于1/2个最小周期，则认为过流，否则认为是过冲，将被前沿消隐电路滤出。图4.3 前沿消隐电路原理图正如前面所讨论的那样，前沿消隐电路最重要的参数就是延迟时间。该时间是有反相器和电容所在通路提供的。如果超过延迟时间还有过流信号输出，则经与门输出高电平，在有反相器输出最终的低电平过流信号。4.3

28、 对功率管的采样电路图4-4对功率管的采样电路 从上图可以看出，此处使用的电流镜的NMOS部分由两个NMOS重叠而成。这种结果可以使镜像支路的底层NMOS管受输出的影响减小，保证了电流镜的精确度和稳定性。图4-5 过流保护电路仿真结果上述仿真结果是在固定为0.5V，由0到5V的直流扫描得到的。由图4-5可以看出，当超过0.5V时，该电路输出高电平过流信号。4.4 施密特触发器图4-7施密特触发器原理图对smit触发器，笔者采用加正弦波的方法进行仿真。图4-7为仿真结果。上一组为没有加反向器的输出结果，下一组我反向后的而结果。图4-7 施密特触发器仿真结果4.5 D触发器D触发起的主要部件是与非

29、门和传输门。由于它在过流保护中只器一个控制作用，因此本设计只简单的取PMOS和NMOS的款长比为2：5。图4-8 D触发器的原理图如图3-42所示，是单边过流保护电路的整体图，包括对一个PMOS功率管和一个NMOS功率管的保护。图3-43中的OC_UP是保护PMOS功率管的实际电路。图3.43所示的OC_DOWN电路是保护NMOS功率管的电路，这两个信号通过一个或门产生过热信号，产生的过热信号通过图3-47所示的前沿消隐和波形恢复电路对过热信号作最终的波形处理。OC_UP与OC_DOWN电路中都有一个VEN信号，如果这个信号为高，则使能起作用，过流保护电路不起作用；如果整个信号为低，则不起作用

30、，过流保护电路正常工作。过流保护电路中特别注意的就是过流保护的信号控制，过热保护可以设置迟滞，然后关断后级，当温度升高后再自动让后级开始工作，那么过流保护能不能这样实现呢？回答是否定的，因为过流的产生是多种的，而且最常见的产生过流的原因就是负载过小或者负载短路，这样导致的过流是长时间的，如果采用采用如图所示的环路控制，将带来后级电路的强烈高频振荡，所以本设计采用了过流后，强制关断信号的方式，如图3-48实线箭头所示：图3-9 过流保护逻辑流程框图第5章 总结第5章 结 论电路仿真结果及波形分析1.DC特性仿真图5-1 过流保护曲线，不同MOS工艺角，OC_UP图5-2 过流保护曲线，不同MOS

31、工艺角，OC_DOWN分析：上面两幅图分别是OC_UP和OC_DOWN电路的过流保护，根据本电路设计的需要，1.3倍过流时，功率MOS的电流应该为,本设计采样倍数为2/2498,最后算出采样管上电流为1.16m，上面两图是在五种MOS工艺角下的不同过流仿真数据，从数据中可以看出，其偏差较小，不超过0.05mA，折算到功率管，实际的过流偏差为62.45mA，对于功率管1000多mA的电流来说，误差小于5。由于作者水平有限，难免有很多错误和不足之处，希望各位老师批评指正。参考文献1钟文耀 郑美珠 CMOS电路模拟与设计基于Hspice 科学出版社2007，72朱正勇 半导体集成电路 清华大学出版社

32、 20003阎石 数字电子技术基础 高等教育出版社 20054胡俊祥 电路分析 高等教育出版社 20015 毕查德.拉扎维著 陈贵灿等译 模拟CMOS集成电路设计 西安交通大学出版社 20026廖永波 一种新颖过流保护电路设计致 谢致谢本文是在指导老师的廖永波悉心指导和鼓励下完成的。论文的选题，设计、仿真和撰写过程都凝聚着导师的心血和汗水。在毕业设计期间，张驰老师严谨的治学态度和一丝不苟的工作作风给作者留下了深刻的印象，使笔者受益匪浅。在此，谨向张驰老师表示衷心的感谢和崇高的敬意。作者还要感谢张弛老师，辅导员王伊洋、张洋等老师的曾经悉心教导和大力支持。在本文的写作过程中，黄子涵、赖小平同学给了

33、我很多好的、具体的建议和帮组，这些建议和帮助使我受益匪浅。再次一并表示感谢。此外还要感谢公司的领导和同事给与的至此和帮助。笔者还要要特别感谢父母多年的养育和教诲，他们为我的成长付出了很多的汗水和心血。如果没有父母的辛勤工作、耐心教导，笔者是不可能完成学业的。感谢父母在作者遇到困难和挫折时给予的支持和鼓励,爸爸妈妈,谢谢你们!最后，衷心感谢百忙之中抽出时间参加论文评阅和评议的各位老师，感谢他们为审阅本文所付出的辛勤劳动。35附 录附录电路网表1. 电流比较器* Generated for: hspiceD* Generated on: Apr 21 12:08:19 2010* Design l

34、ibrary name: gradution* Design cell name: current_compaire* Design view name: schematic.GLOBAL vdd!.DC v1 3.3 0.0 100e-3.OP all 5n.TEMP 25.OPTION+ ARTIST=2+ INGOLD=2+ MEASOUT=1+ PARHIER=LOCAL+ PSF=2.LIB "/home/xqj/hspice/mm0355v.l" tt* Library name: gradution* Cell name: current_compaire*

35、View name: schematici0 0 iin DC=5e-3v1 vin 0 DC=3.3v0 vdd! 0 DC=3.3r0 net038 0 100m5 net4 net4 net038 0 nch L=400e-9 W=112e-6m4 out net4 vin 0 nch L=400e-9 W=112e-6m7 vdd! net15 net4 vdd! pch L=400e-9 W=10e-6m6 vdd! net15 out vdd! pch L=400e-9 W=10e-6m0 vdd! net15 iin vdd! pch L=400e-9 W=10e-6.END2.

36、 前沿消隐* Library name: gradution* Cell name: leading_edge_blanking* View name: schematicv1 in gnda! PULSE 0 '3.3V' 0 0 0 50e-9 100e-9c2 net53 gnda! 100e-12 IC=0c0 net61 gnda! 100e-6 IC=0c1 net57 gnda! 10e-6 IC=0v0 vdd! gnda! DC=3.3m17 net17 net49 vdd! vdd! pch L=500e-9 W=2.5e-6m16 net17 in vdd

37、! vdd! pch L=500e-9 W=2.5e-6m13 out net17 vdd! vdd! pch L=2.5e-6 W=500e-9m7 net49 net53 vdd! vdd! pch L=2.5e-6 W=500e-9m4 net53 net57 vdd! vdd! pch L=2.5e-6 W=500e-9m2 net57 net61 vdd! vdd! pch L=2.5e-6 W=500e-9m1 net61 in vdd! vdd! pch L=2.5e-6 W=500e-9m14 out net17 gnda! gnda! nch L=1e-6 W=500e-9m

38、12 net41 net49 gnda! gnda! nch L=1e-6 W=500e-9m10 net17 in net41 gnda! nch L=1e-6 W=500e-9m6 net49 net53 gnda! gnda! nch L=1e-6 W=500e-9m5 net53 net57 gnda! gnda! nch L=1e-6 W=500e-9m3 net57 net61 gnda! gnda! nch L=1e-6 W=500e-9m0 net61 in gnda! gnda! nch L=1e-6 W=500e-93. 施密特触发器* Generated for: hsp

39、iceD* Generated on: Apr 21 16:01:57 2010* Design library name: gradution* Design cell name: smit* Design view name: schematic.GLOBAL gnda! vdd!.TEMP 25.OPTION+ ARTIST=2+ INGOLD=2+ MEASOUT=1+ PARHIER=LOCAL+ PSF=2.LIB "/home/xqj/hspice/mm0355v.l" tt* Library name: gradution* Cell name: smit*

40、 View name: schematicv1 in gnda! AC 1.65 0 PULSE 0 3.3 0 1e-3 1e-3 0 2e-3v0 vdd! gnda! DC=3.3m13 vdd! net23 gnda! vdd! nch L=400e-9 W=3.6e-6m10 out net11 gnda! gnda! nch L=400e-9 W=400e-9m8 net11 net15 gnda! gnda! nch L=400e-9 W=400e-9m6 net15 net23 gnda! gnda! nch L=400e-9 W=400e-9m3 net19 in gnda!

41、 gnda! nch L=400e-9 W='400nM'm1 net23 in net19 gnda! nch L=400e-9 W=400e-9m12 gnda! net23 vdd! gnda! pch L=400e-9 W=3.6e-6m11 out net11 vdd! vdd! pch L=400e-9 W=1.152e-6m9 net11 net15 vdd! vdd! pch L=400e-9 W=1.152e-6m7 net15 net23 vdd! vdd! pch L=400e-9 W=1.152e-6m2 net50 in vdd! vdd! pch L

42、=400e-9 W=1.152e-6m0 net23 in net50 vdd! pch L=400e-9 W=1.152e-6.END4. D触发器、* Library name: gradution* Cell name: DFF* View name: schematicm26 net202 net142 vdd! vdd! pch L=400e-9 W=400e-9m28 q net207 vdd! vdd! pch L=400e-9 W=400e-9m24 net142 cp vdd! vdd! pch L=400e-9 W=400e-9m22 net207 net202 net19

43、5 vdd! pch L=400e-9 W=400e-9m21 net203 net202 net156 vdd! pch L=400e-9 W=400e-9m18 d net142 net203 vdd! pch L=400e-9 W=400e-9m16 net172 net202 net207 vdd! pch L=400e-9 W=400e-9m11 net148 r vdd! vdd! pch L=400e-9 W=400e-9m10 net148 net207 vdd! vdd! pch L=400e-9 W=400e-9m5 net156 r vdd! vdd! pch L=400

44、e-9 W=400e-9m4 net156 net172 vdd! vdd! pch L=400e-9 W=400e-9m9 net195 s vdd! vdd! pch L=400e-9 W=400e-9m8 net195 net148 vdd! vdd! pch L=400e-9 W=400e-9m3 net172 net203 vdd! vdd! pch L=400e-9 W=400e-9m2 net172 s vdd! vdd! pch L=400e-9 W=400e-9m25 net142 cp 0 0 nch L=400e-9 W=400e-9m27 net202 net142 0

45、 0 nch L=400e-9 W=400e-9m29 q net207 0 0 nch L=400e-9 W=400e-9m23 net207 net142 net195 0 nch L=400e-9 W=400e-9m20 net203 net142 net156 0 nch L=400e-9 W=400e-9m19 d net202 net203 0 nch L=400e-9 W=400e-9m17 net172 net142 net207 0 nch L=400e-9 W=400e-9m15 net148 net207 net212 net213 nch L=400e-9 W=400e

46、-9m14 net212 r 0 net213 nch L=400e-9 W=400e-9m13 net216 net148 0 net217 nch L=400e-9 W=400e-9m12 net195 s net216 net217 nch L=400e-9 W=400e-9m7 net156 net172 net228 net229 nch L=400e-9 W=400e-9m6 net228 r 0 net229 nch L=400e-9 W=400e-9m1 net172 s net236 0 nch L=400e-9 W=400e-9m0 net236 net203 0 0 nc

47、h L=400e-9 W=400e-95. 对功率管的采样电路* Generated for: hspiceD* Generated on: Apr 21 14:14:37 2010* Design library name: gradution* Design cell name: oc_down* Design view name: schematic.GLOBAL gnda! vdd!.DC v2 0.0 3.3 100e-3.TEMP 25.OPTION+ ARTIST=2+ INGOLD=2+ MEASOUT=1+ PARHIER=LOCAL+ PSF=2.LIB "/ho

48、me/xqj/hspice/mm0355v.l" tt* Library name: gradution* Cell name: oc_down* View name: schematicv2 vin gnda! DC=0v0 vdd! gnda! DC=3.3v1 vbais gnda! DC=1r0 vdd! net67 100m12 out net058 vdd! vdd! pch L=400e-9 W=915e-9m5 net68 net66 vin vdd! pch L=400e-9 W=16e-6m8 net058 net68 vdd! vdd! pch L=400e-9

49、 W=10e-6m4 net84 net66 net67 vdd! pch L=400e-9 W=16e-6m20 out net058 gnda! gnda! nch L=400e-9 W=400e-9m6 net68 net0154 net72 gnda! nch L=400e-9 W=174e-6m7 net72 net90 gnda! gnda! nch L=400e-9 W=174e-6m10 net76 net90 gnda! gnda! nch L=400e-9 W=174e-6m9 net058 net0154 net76 gnda! nch L=400e-9 W=174e-6

50、m2 net84 net0154 net92 gnda! nch L=400e-9 W=174e-6m1 net88 net90 gnda! gnda! nch L=400e-9 W=174e-6m3 net92 net90 gnda! gnda! nch L=400e-9 W=174e-6m0 vbais net0154 net88 gnda! nch L=400e-9 W=174e-6.END外文资料原文外文资料原文“Design Analog Chips”Hans Camenzind9. COMPARATORSPAGE: 9-19-2To most people a comparator

51、 is merely an op-amp without feedback. With the very large open-loop gain the output abruptly traverses the entire available voltage range when one input passes the level of the other.This is true for the majority of comparators, but there are also some refinements and variations. Let's examine

52、them.The first circuit is indeed of the common variety: an input differential pair (Q1, Q2), a current mirror active load (Q3) and a second stage (Q4), giving a voltage gain of about 95dB.The second stage is run at half the current compared to the input stage, so that it switches when the differenti

53、al pair is in balance. It uses a separate current mirror (Q7, Q8) for a good reason: Q7 saturates. If we were to run Q7 off Q5 (as Q6 is), it would grossly decrease the collector current of Q6 as it saturates.This comparator, using bipolar transistors, requires a small input current; with an operati

54、ng current of 50uA (25uA for each input transistor at balance) and a minimum hFE of 100, that amounts to 0.25uA. We could of course decrease the operating current, but at the expense of speed and noise.Also, the reference voltage (i.e. the common-mode voltage) cannot drop below the VBE of the input

55、transistors (plus the saturation voltage of Q6), otherwise the input stage is simply cut off. At the upper end the common-mode range stops at about 0.2V below Vcc, when the input transistors saturate and cut off Q3 and Q4. On the other hand, Vcc can be as low as 1 Volt.A simulation for a high-gain c

56、ircuit like this one is best set up by connecting two voltage sources to the inputs. One is steady DC (say 1.5 Volts) while the other one is swept from 1mV below this value to 1mV above it. You will see the output change drastically very close to the zero difference at the input. There is very little built-in error because Q1, Q2 and both sides of Q3 operate at the same collector-base voltage; there is only a small second-or