EDA脉冲宽度测量仪电路设计报告

1、湖南涉外经济学院课程设计报告课程名称： EDA技术与应用 报告题目： 脉冲宽度测量仪电路设计 学生姓名： 所在学院： 信息科学与工程学院 专业班级： 电信 1301 学生学号： 134110145 指导教师： 罗志年 李刚 2015 年 12月31日EDA课程设计任务书报告题目脉冲宽度测量仪电路设计完成时间12.23-1.11学生姓名专业班级电信1301 班指导教师罗志年李 刚职称副教授讲师设计目的采用EDA技术，设计一个能测量脉冲信号宽度的系统。系统图如下：设计内容(1)、脉冲信号宽度的测量精度为±1ms。(2)、脉冲信号宽度的测量范围为010s。(3)、调试过程中可以用按键模拟脉

2、冲信号。(4)、测量值用5位数码管显示（可以采用静态显示）。(5)、输入信号为标准TTL电平。(6)、调试中既可以采用正脉冲，也可以采用负脉冲（任选其一）。(7)、必须先进行前仿真，并打印出仿真波形图。(8)、按要求写好设计报告。设计步骤总体设计电路：(1)、脉冲边沿检测模块 当有检测到P_IN端有脉冲输入（P_IN=1）时，EN_OUT=1输送到计数器的EN端。(2)、计数器模块 计数模块是对检测到的脉冲进行计数 ，计算出脉冲的宽度。(3)、译码显示模块 对输入的脉冲宽度进行显示出来。(4) 、时钟分频模块 对CLK分为CLK1和CLK2时钟信号。工作内容及时间进度安排共2周：12月21日

3、课题介绍，布置设计任务，学生选题12月22日 学生查阅资料、设计方案论证12月23日 程序设计与调试12月24日 程序设计与调试12月25日 程序设计与调试12月28日 硬件调试与测试、撰写课程设计报告12月29日 硬件调试与测试、撰写课程设计报告12月30日 硬件调试与测试、撰写课程设计报告12月31日 答辩1月1日 机动课程设计成果1与设计内容对应的软件程序2课程设计总结报告摘 要随着我国脉冲测量仪器市场的迅猛发展，特别是十二五时期，转变经济增长方式这一主基调的确定，与之相关的核心生产技术应用与研发必将成为业内企业关注的焦点。技术工艺的优劣直接决定企业的市场竞争力。了解国内外脉冲测量仪器生

4、产核心技术的研发动向、工艺设备、技术应用对于企业提升产品技术规格，提高市场竞争力十分关键。在测量与仪器仪表领域，经常需要对数字信号的脉冲宽度进行测量，如转速传感器、外部系统的门控与选通脉冲，以及PWM (脉冲宽度调制)输入的频率等。因此可以说脉冲宽度和周期是关于脉冲的重要指标。无论是模似电路还是数字电路，往往都需要对脉冲宽度进行测量。关键词：脉冲；频率；脉冲宽度；测量目 录一、概述1二、需求分析2三、系统设计3四、模块详细设计与实现4五、结论与心得6六、参考文献6 1、 概述我选择这个课题是通过详细的介绍脉冲宽度测量仪的设计方法，透彻的理解脉冲宽度与测量的含义，为以后的学习和工作打下

5、坚实的基础，以后便于为客户提供脉冲测量仪器行业主要技术应用现状、技术研发、工艺设备配套、高端技术应用等多方面的信息，对于企业了解各类脉冲测量仪器产品生产技术及其发展状况十分有益。本次课程设计的小组成员由4个人组成，分别是赵旭，柯雷，廖宜威，唐新。明确的模块分工分别是：脉冲边沿检测模块，译码显示模块，计数器模块，时钟分频模块。然后共同完成试验箱的调试及其数据分析得出了正确的数据结果。这次的课题完成得比较顺利，重要的是每个人都为了这次的课程设计做出了巨大的贡献，在我们4个人坚持不懈的努力下，经过一个星期的努力奋斗，终于圆满完成本次的EDA课程设计。虽然在设计过程中遇到了很多的问题，但是我们利用课余

6、的时间上网查阅了许多相关的资料，在同学的帮助下，老师的指导下，才得以顺利的完成本次课程设计。2、 需求分析1. 分频模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenping isport(Clk: in std_logic;Clk1: out std_logic;Clk2: out std_logic);end fenping;architecture behave of fenping issignal div2clk : std_logic;beginprocess (

7、Clk)beginif Clk'event and clk = '1' thendiv2clk <= not div2clk;Clk1 <= not div2clk; Clk2 <= div2clk;end if;end process;end behave; 2. 检测模块library ieee;use ieee.std_logic_1164.all;entity jiance isport(P_IN : in std_logic;EN_OUT: out std_logic);end jiance;architecture behave of ji

8、ance isbeginprocess (P_IN)beginif(P_IN='1') then EN_OUT<='1' -实现检测，若有脉冲就输出为1else EN_OUT<='0' -，否则为0end if;end process;end behave;3. 计数模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu isport(ENA:in std_logic; CLK:in std_logic; CLR:i

9、n std_logic; CQ:out std_logic;Qout:out std_logic_vector(3 downto 0);end jishu;architecture art of jishu issignal CQI:STD_LOGIC_VECTOR(3 downto 0);beginU1:process(CLK,CLR,ENA,CQI)BEGINIF CLR='1'THEN CQI<="0000"ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF

10、CQI="1001" THEN CQI<="0000"ELSE CQI<=CQI+'1'END IF;END IF;END IF;Qout<=CQI;END PROCESS U1;U2:PROCESS(CQI)BEGINIF CQI="1001" THEN CQ<='1'else CQ<='0'end if;end process U2;END art;4.译码显示模块library ieee;use ieee.std_logic_1164.all;enti

11、ty shumaguan isport(QA,QB,QC,QD: in std_logic;G,F,E,D,C,B,A:OUT STD_LOGIC);end shumaguan;architecture shumaguan of shumaguan issignal S:std_logic_vector(3 downto 0);signal Q:std_logic_vector(6 downto 0); beginS<=QD&QC&QB&QA;with S selectQ<="0111111" when "0000",

12、"0000110" when "0001","1011011" when "0010","1001111" when "0011","1100110" when "0100","1101101" when "0101","1111101" when "0110","0000111" when "0111","

13、1111111" when "1000","1101111" when "1001","ZZZZZZZ" when others;G<=Q(6);F<=Q(5);E<=Q(4);D<=Q(3);C<=Q(2);B<=Q(1);A<=Q(0);end shumaguan;3、 系统设计1系统模块2. 总流程图系统组成总流程图如下所示，它由外部输入模块、检测模块和显示模块三部分组成。检测模块是整个系统的核心，它由计数模块、控制模块、计量模块和显示模块构成。时钟信号计数

14、信号输入脉冲清零复位计数器测器检测计宽计数显示3.调试及数据分析3.1 检测模块仿真波形图3.2 计数模块仿真波形图3.3 译码显示模块仿真波形图3.4 数据分析表实际值(s)测量值(s)10.53330.533521.67001.670433.58003.580545.52505.524757.50047.501069.99509.9945根据数据分析表得出的结论是:经过调试及结果分析，设计满足任务要求。脉冲信号宽度的测量精度符合±1ms，测量范围为010s。4. 技术路线本次的EDA课程设计的题目是脉冲宽度测量仪电路设计，具体使用的开发语言是VHDL硬件描述语言，采用的开发工具是

15、Quartus ii 9.0软件，采用的技术实现的是VHDL顺序语句和VHDL并行语句。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点：VHDL 语言功能

16、强大，设计方式多样。VHDL 语言具有强大的硬件描述能力。VHDL 语言具有很强的移植能力。VHDL 语言的设计描述与器件无关。VHDL 语言程序易于共享和复用。四、详细设计在这次课程设计过程中我主要负责的是译码显示模块，这个模块的设计思路是根据总体的系统设计框图和总体系统流程图决定的，最终将结果用七段数码管显示出来。这个模块主要运用了VHDL语言的并行赋值语句中的选择信号赋值语句，之前我也考虑到运用顺序语句中的case语句，但是相比case语句并行语句功能更为强大，它是不能描述顺序的，并且结构体中的并行语句是可以按任何顺序书写的。五、结论与心得这次设计真的让我学到了很多知识，增加了我对EDA

17、的认识，提高了我对EDA的理解深度和运用的能力，学在其中，乐在其中。在这其中我也碰到很多困难，最大的是在调试，调试了很久之后，在同学，老师的帮助下，原来是少了分号，多了括号的问题，调试时，怎么样把两个模块连接在一起，原理图怎么连接，指导老师也告诉我格式的重要性，没有好的书写格式的习惯，在括号上是很难找出错误的，真的发现自己学的还不够。在解决问题的技巧上，我觉得最大的就是遇到问题时一定要问，而且一定要懂，看懂直到自己能写程序为止；还有就是要“细心”，特别是在写程序时，比如architecture art of count is后面不加分号等，这是一句最重要的语句还是得多写，养成好的书写习惯，慢慢

18、就开始学会了。 通过这次课程设计，让自己从完全不知道如何设计以及编写程序到开始会写会设计，这是一个进步的地方，每写一句都会有成就感，特别是在调试成功之后，那种感觉真的很好，还要感谢帮助我的老师和同学，没有他们，我的程序和调试也不可能这么快完成，谢谢你们。最后，我想说的是没有付出就没有收获，一份耕耘，一份收获。只要用心做了就不会因为失败而退缩，而是遇到困难后勇往直前。六、参考文献1 陈忠平，高金定，高见芳.基于Quartus II的FPGACPLD设计与实践M. 北京：电子工业出版社,2010.2 王彦. 基于FPGA的工程设计与应用M. 西安：西安电子科技大学出版社，2007. 3 汤书森，张北斗，安红心，等. 嵌入式FPGA/SoPC技术试验与实践教程M.北京：清华大学出版社，2011.4 朱正为,EDA技术与应用M. 北京: 清华大学出版