计算机组成原理试验报告单周期cpu的设计与实现

1、电子科技大学计算机科学与工程学院标准实验报告（实验）课程名称：计算机组成原理实验电子科技大学教务处制表电子科技大学实 验报告学生姓名： 郸县尼克杨学号：2014指导教师：陈虹实验地点： 主楼A2-411实验时间：12周-15周一、实验室名称：主楼A2-411二、实验项目名称：单周期CPU勺设计与实现。三、实验学时：8学时四、实验原理：（一）概述单周期（Single Cycle ） CP昵指CPl取出1条指令到执行完该指令只需1个时钟1个时钟周期Clock I I1 I I I1 I1七4 Cd匕匕« Ad比。d七风AdF 匕 Xv c1=1 V V11=1 V 111=1乙1try

2、r1日y 5周期一条指令的执行过程包括：取指令T分析指令T取操作数T执行指令T保存结果。对 丁单周期CPl说，这些执行步骤均在一个时钟周期内完成。（二）单周期cpu总体电路本实验所设计的单周期CPU勺总体电路结构如下。（三）MIPS指令格式化MIPS指令系统结构有 MIPS-32和MIPS-64两种。本实验的MIPS指令选用MIPS-32。以 下所说的MIPS指令均指MIPS-32。MIPS的指令格式为32位。下图给出MIPS指令的3种格式。R型指令I型指令J型指令3126 nnp2-21 rc2-rt46i45rd¥r1&aa-5inc-01Q 4opCQcI sI LA

3、Oi ua rsa1 UHCn3126-ep221-rs2-rt-1615immediate031026t2opaddress本实验只选取了 9条典型的MIPS指令来描述CPl辑电路的设计方法。下图列出了本 实验的所涉及到的9条MIPS指令。五、实验目的1、掌握单周期CPU勺工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。？2、认识和掌握指令与CPlffi关系、指令的执行过程。？3、熟练使用硬件描述语言 Verilog、EDA工具软件进行软件设计与仿真，以培养学生 的分析和设计CPU勺能力。六、实验内容（一）拟定本实验的指令系统，指令应包含 R型指令、I型指令和J型指令，指

4、令数 为9条。（二）CPU&功能模块的设计与实现。（三）对设计的各个模块的仿真测试。（四）整个CPU勺封装与测试。七、实验器材（设备、元器件）：（一）安装了 Xilinx ISE Design Suite 13.4 的 PC机一台（二）FPG/ff发板：Anvyl Spartan6/XC6SLX45（三）计算机与FPGM发板通过JTAG（Joint Test Action Group ）接口连接，其连 接方式如图所示。八、实验步骤一个CPU主要由ALU （运算器）、控制器、寄存器堆、取指部件及其它基本功能部件 等构成。？在本实验中基本功能部件主要有：32位2选1多路选择器、5位2选1多

5、路选择器、 32位寄存器堆、ALU等。(一) 新建工程(New Project )启动 ISE Design Suite 13.4 软件，然后选择菜单 File tNewProject，弹出 NeWProject Wizard对话框，在对话框中输入工程名 CPU并指定工作路径 D:Single_Cycle_CPU。(二) 基本功能器件的设计与实现(1)多路选择器的设计与实现a.5位2选1多路选择器(MUX5_2_1的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：MUX5_2_

6、1然后输入其实现 代码：modulEMUX5_2_1(input 4:0 A,INPUT 4:0 B,INPUT SEL,OUTPUT4:0 O);ASSIGN O = SEL ? B : A;ENDMODULE在ISE集成开发环境中，对模块 MUX5_2_进行综合(Synthesize ),综合结果如图所 示：在ISE集成开发环境中，对模块 MUX5_2_进行仿真(Simulation )。输入如下测式代 码：modulEMUX5_2_1_T;/ I NPUTSREG 4:0 A;REG 4:0 B;REG SEL;/ OUTPUTSWIRE 4:0 C;/ I NSTANTIATE THE

7、 UNIT UNDERTEST (UUT)MUX5_2_1UUT (.A(A),.B(B),. SEL( SEL),.C(C);INITIAL BEGIN/ I NITIALIZE I NPUTSA = 0;B = 0;SEL = 0；/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；A = 5' B10100；B = 0；SEL = 1；/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100；A = 1；B = 5' B10000；SEL = 0；/ WAIT 100 NS FOR GLOBAL RES

8、ET TO FINISH#100；A = 5' B00000；B = 5' B11000;SEL = 1;/ Add stimulus hereENDENDMODULE然后进行仿真，仿真结果如图所示：b.32位2选1多路选择器的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：MUX32_2_1然后输入其实现代码：modulEMUX32_2_1(input 31:0A,INPUT 31:0B,INPUT SEL,output31:0 O)；ASSIGN O=SEL

9、?B：A；ENDMODULE在ISE集成开发环境中，对模块 MUX32_2_进行综合(Synthesize )MUX32_2_1Arai.ci)FI 0(31 D)S航kAMUX32!B2 1所示：在ISE集成开发环境中，对模块 MUX32_2_进行仿真(Simulation )测式代码：modulEMUX32_2_1_T;/ I NPUTSREG 31：0 A；,综合结果如图首先输入如下REG 31：0 B；REG SEL/ OUTPUTSWIRE 31:0 O；/ I NSTANTIATE THE UNIT UNDERTEST (UUT)MUX32_2_1uut (.A(A),.B(B),

10、.SEL(SEL),.O(O)；INITIAL BEGINA=0;B=0;SEL=0；/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A=32' H00000001；B=32' H00000000;SEL=1；#100；A=32' H00000101；B=32' H00000010;SEL =0；/ Add stimulus hereENDENDMODULE然后进行仿真，仿真结果如图所示：(2)符号扩展(Sign_Extender )的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择

11、New Source命令，创建一个 Verilog Module 模块，名称为：Sign_Extender ,然后输入其实现代码：moduleSign_ExtendeRINPUT 15:0 D,output31:0 o)；ASSIGN O = (d15:15 = 1' b0) ? (16' b0, d15:0: 16' b1, d15:0;ENDMODULE在ISE集成开发环境中，对模块 Sign_Extender进行综合(Synthesize ),综合结果 如图所示。在ISE集成开发环境中，对模块 MUX32_2_进行仿真(Simulation )。首先输入如下 测式

12、代码：MODULESIGN EXTENDERT；/ I NPUTSREG 15：0 D；/ OUTPUTSWIRE 31：0 O；/ I NSTANTIATE THE UNIT UNDERTEST (UUT)Sign_Extender uut(-d(d)，. a。);INITIAL BEGIN/ I NITIALIZE I NPUTSD = 0；/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；/ Add stimulus hereD = 16' H0011；#100；D = 16' H1011；ENDENDMODULE然后进行仿真，仿真

13、结果如图所示：(3) 32位寄存器堆(RegFile )的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：RegFile,然后输入其实现代码：moduleReGzile(input 4:0Rn1, Rn2, Wi,INPUT WRITE,input 31:0 VD,output31:0 a, B,input Clock)；REG 31:0FEgistef1:31;ASSIGN A = (Rn1 = 0) ? 0 : REGISTERRN1;ASSIGN B = (Rn2 = 0

14、) ? 0 : RegistefR N2； always( POSEDGEXOCK BEGINif (WRite && W != 0)Registef(WN <= WD;ENDENDMODULE在ISE集成开发环境中，对模块 RegFile进行综合(Synthesize ),综合结果如图所示。在ISE集成开发环境中，对模块 RegFile进行仿真(Simulation )。输入如下测式代码：moduleFEgfile_t；/ I NPUTSREG 4:0 Rn1;REG 4:0 RN2；REG 4:0 VNREG WRITE；REG 31:0VD；reg Clock/ O

15、UTPUTSWIRE 31:0 a；wire 31:0 B;/ I NSTANTIATE THE UNIT UNDERTEST (UUT)REGFILE UUT (.RNl(RNl),.RN2(Rn2),.Wn(Wj),.Write(WRite),.Wd(W),.A(A),.b(b),.ClocKClocK)；INITIAL BEGIN/ I NITIALIZE I NPUTSRN1 = 0;RN2 = 0;W = 0;VRite = 0;W = 0;Clock = 0;/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；RN1 = 5' B000

16、01;RN2 = 5' B00001;WN = 5' B00001;WRITE = 1;WD = 0;Clock = 0;#100;Clock = 1;#50;WD = 32' HBBBBBBBB;#50;Clock = 0;#100;Clock = 1;#100Clock = 0;/ Add stimulus hereendENDMODULE然后进行仿真，仿真结果如图所示：(4)运算器(ALU设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：ALU然后输

17、入其实现代码: moduleALU(input 31:0 A, B,input 2:0 ALU_operationoutput31:0 Result;outputZero)；assign FEsult = (ALU_operation= 3' B000) ? A + B :(ALU_operation= 3' B100) ? A - B :(ALU_operation= 3' B001) ? A & B :(ALU_operation= 3' b101) ? A | B :(ALU_operation= 3' b010) ? A A B :(AL

18、U_operation= 3' b110) ? B15:0,16' h0:32' hxxxxxxxxassign Zero = |Resultendmodule在ISE集成开发环境中，对模块 ALU®行综合(Synthesize ),综合结果如图所示在ISE集成开发环境中，对模块 ALU进行仿真(Simulation )。输入如下测式代码:moduleALUJtb；/ I nputsreg 31:0a；reg 31:0B;reg 2:0 ALU_operation/ OUTPUTSwire 31:0 Result； wire zero/ I NSTANTIAT

19、E THE UNIT UNdERTeST (UUT)ALUuut (.A(A),.B(B),.ALU_operatio(ALU_operatioN,.resultresult,.Z erQZ erO);initial begin/ I NITIALIZE I NPUTSA = 0;B = 0;ALU_operation= 0;/ WAIT 100 ns for global reset to finish#100;A = 1;B = 1;ALU_qperation= 0;/ Add stimulus here#100A = 2;B = 2;ALU_operation= 4;#100A = 1;

20、B = 1;ALU&peration= 1;#100A = 1;B = 1;ALU_operation= 5;#100A = 1;B = 1;ALU_qperation= 2;ENDendmodule然后进行仿真，仿真结果如图所示：(5)控制器(Controller )的设计与实现为了简化设计，控制器由控制单元Control和控制单元ALUop组成，控制器结构如下所示。a. Control的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：Control ,然后输入其实现

21、代 码：moduleControLinput 5:0 OP,OUTPUTFEGDST,OUTPUTFEGWRITE,outputALU巍G outputMEmWRite,outputMEmFEac,outputMEmtOEgoutputbranchoutput1：0 ALUCtr）；WIREI_RT=| OF；wire I _Lw=of5 & of3;wire i_Sw=of5 & op3;wire I_BEQ =of2 & of1；wire i_Lui =of3 & op2;assign FEgDSt = I _Rt;assign RegWRite=i _Rt

22、| I _LW i _Lui ；assign ALURc =i _Lv| i _Sw | i_Lui ;assign MEmWRite =i_Svyassign MEmFEadfi _LwASSIGN MtMT(FEG= I _LVVASSIGN BRANC=I_BEQASSIGN ALLCtf1= I _Rt| I _Lui ;ASSIGN ALLCtR0= I _BEC| I_LUI ；ENDMODULE在ISE集成开发环境中，对模块 Control进行综合(Synthesize ), 综合结果如 图：在ISE集成开发环境中，对模块 Control进行仿真(Simulation )。首先输

23、入如下测 式代码：moduleControltb；/ I NPUTSREG 5：0 OP；/ OUTPUTSWIRE FEGDST；WIRE FEG/RITE；WIRE ALUSCwire MEmRead;wire MEmtOEgwire Branchwire 1:0ALUCTR/ I NSTANTIATE THE UNIT UNDERTEST (UUT)Control uut(.OR OP),.REGDBT(REGDST),.ReG/Rite(ReGAAite),.ALUSRqALUSR。，.M eM/Rite (MeiMMite),.MeMFEad(MeiReac),.M EMT(REG(

24、MEMTdREG,.B ranc(B ranch.ALUctf(ALUctf);INITIAL BEGIN/ I NITIALIZE I NPUTSOP = 0;/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；OP = 6' B000000；#100；OP = 6' B100011;#100;OP = 6' B101011；#100;OP = 6' B000100；#100;OP = 6' B001111；ENDENDMODULE然后进行仿真，仿真结果如图所示：b. ALUop的设计与实现在ISE集成开发环境中，

25、在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个 Verilog Module模块，名称为：ALUop然后输入其实现代码: moduleALLORinput 5:0 FUNC,INPUT 1:0 ALUCtroutput2:0 ALU_OP)；wire I _Rt = ALUCtRI & ALUCtf0;assign ALU_oR2=( i_Rt&( funC2& funC1)|( funC2 &funC0)| ALUdtR。;assign ALU_OR1=( I_RT &funC2 &funC1)|(ALUc

26、tR1& ALUCtR。);ASSIGN ALU_OR0=( I _Rr &FUNC2 &FUNC1)； ENDMODULE在ISE集成开发环境中，对模块 ALUop进行综合(Synthesize ),综合结果如图：在ISE集成开发环境中，对模块 ALUop进行仿真(Simulation )。首先输入如下测式代码:moduleALUjtb;/ I nputsREG 31:0A；REG 31:0B；REG 2:0ALU_operation/ OUTPUTSwire 31:0Result；WIRE ZERO/ I NSTANTIATE THE UNIT UNDERTEST

27、(UUT)ALUuut (.A(A),.B(B),.ALU_operatio(ALU_operatio)j,.resultresult,.Z ERO(Z ERO);INITIAL BEGIN/ I NITIALIZE I NPUTSA = 0;B = 0;ALU_operation= 0；/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；A = 1；B = 1；ALU_operation= 0；/ Add stimulus here#100A = 2；B = 2；ALU_?peration= 4；#100A = 1;B = 1;ALU_qperation

28、= 1;#100A = 1;B = 1;ALU_operation= 5;#100A = 1;B = 1;ALU_operation= 2;ENDendmodule然后进行仿真，仿真结果如图所:c.将 Control 与 ALUop封装成 Controller在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：Controller ,然后输入其实现代码：MODULECONTROLLERINPUT 5:0 OP,INPUT 5:0 FUNC,OUTPUTFEGDST,OUTPUTREGWRIT

29、E,outputALUSc,outputMemWFite,outputMeMFEadOUTPUTMEMTOREG,outputbranchoutput2:0ALU_op);WIRE 1:0 ALUCtrControlUO(op ReGDst, FEWRite, ALU$C MeMRite, MEmRead MEmtOEg BranchALUCtR;ALUOp U1 (func ALUCtr ALU_of);endmodule在ISE集成开发环境中，对模块Controller进行综合(Synthesize ),综合结果如图:在ISE集成开发环境中，对模块 Controller 进行仿真(Simu

30、lation )。首先输入如下 测式代码：moduleControllertb；/ I NPUTSREG 5:0 OP；REG 5:0 FUNC；/ OUTPUTSWIRE FEGDST；wire FEGTRite;WIRE ALUSiCWIRE MEMWRITE；WIRE MEMREADwire MEmtOEgwire Branch wire 2:0 ALU_op;/ I nstantiate the Unit UNderTest (UUT)Controller uut(.OR OB,.funC funC,.REdDsT(REdDsi),.ReG/Rite(ReGWRite),.ALUSRq

31、ALUSR。，.M eM/Rite (MeMAAite),.MeMEad(MeiReac),.M EMT(REd(MEMTdREdl,.B rancHBrancN.ALU_oRALU_oB);initial begin/ I NITIALIZE I NPUTSOP = 0;FUNC= 0；/ VAIT 100 NS FOR GLOBAL RESET TO FINISH#100；OP =6' B100011；#100OP=6' B101011；#100OP=6' B000100；#100OP=6' B001111；ENDENDMODULE然后进行仿真，仿真结果如图

32、所示：(6)取指电路的设计与实现取指电路需完成ADD32 PC寄存器、多路选择器和 左移两位模块，从而实现该取指电 路。a. ADD32勺设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个 Verilog Module模块，名称为：ADD32然后输入其实现代码：moduleADD32(input 31:0 A, B,output31:0 C);ASSIGN C = A + B;ENDMODULE在ISE集成开发环境中，对模块Controller进行综合(Synthesize ),综合结果如图：b. 左移两位模块(Left_2_

33、Shifter )的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：Left_2_Shifter ,然后输入其实现代码：modulELeft_2_Shifter(INPUT 31:0 D,output31:0 o）；ASSIGN O = C29：0,2' B00；ENDMODULE在ISE集成开发环境中，对模块Controller进行综合（Synthesize ）,综合结果如图:c.综合取指电路（Fetch）的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠

34、标右键，在弹出的菜单中选择NewSource命令，创建一个 Verilog Module模块，名称为：Fetch ,然后输入其实现代码：MODULEFETCHinput Resetinput Clockinput 31:0B_addrINPUT Z, B,output31:0 addr）；reg 31:0 PC;wire 31:0U0_o;WIRE 31:0U1_C;WIRE 31:0U2_C;WIRE 31:0 Next_PC;WIRE SEL = Z & B；Left_2_Shifter U0 (B_addr U0_o);ADD32U1 (PC, 4, U1_C);ADD32U2

35、(U1_C, U0_O, U2_C);MUX32_2_1M1 (U1_C, U2_C, sel, Next_PC);assign addr= PC;always( posedgEDlock or negedgEeseI) beginif (Reset = 0)PC= 0;ELSEPC= Next_PC;endendmodule在ISE集成开发环境中，对模块Fetch进行综合(Synthesize ),综合结果如图:首先输入如下测式在ISE集成开发环境中，对模块 Fetch进行仿真(Simulation )代码：moduleFETCH_T;/ I nputsREG CLOCKREG RESETR

36、EG 31:0 B _ADDRREG B；REG乙/ Outputswire 31:0 inst ；WIRE 31:0 O_ADDRWIRE 31:0 O_SUMWIRE 31:0 O_SUM1；/ I nstantiate the unit UNderTest (UUT)FETCHUut (.clocK clocK,.reset reset,.b_addRb_addR,.B(B),.Z(Z),.INST( INST),.o_addRo_addR,.o_sum c_sum,.o_suM(o_suM);INITIAL BEGIN/ I NITIALIZE I NPUTSCLOCK= 0;RESE

37、T= 0;b_addr= 0;B = 0;Z = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100；CLOC=1；#100；CLOC=0;#100;CLOC=1;#100;CLOC=0;#100；CLOC=1;#100;CLOC=0;#100;CLOC=1;#100；Z=1;B=1;b_add=32' h4;CLOC=0；#100；CLOC=1；#100；CLOC=0；B=0；Z=0；#100;CLOC=1；#100；CLOC=0；#100；CLOC=1；B_ADD=32' B0；#100；CLOC=0；#100；RESET=1；CL

38、OC=1；#100；CLOC=0；#100；CLOC=1；#100；CLOC=0；/ Add stimulus here/ Add stimulus hereENDENDMODULE然后进行仿真，仿真结果如图所示：(7)数据通路Data_Flow的设计与实现除去指令存储器Instruction ROM、数据存储器DATA MEM将剩余的电路封装成一个 单周期的CP嗷据通路(Data_Flow)模块。在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个 Verilog Module 模块，名称为：Data_Flow,然后输入其实现代码：m

39、odulEData_Flo(input Resetinput ClockINPUT 31:0 I NST,input 31:0DataoutputMemWRite,outputMeMReadioutput31:0 Result,output31:0B_dataoutput31:0 NexTPC)；WIRE 31:0 B_addrWIRE Z, B;WIRE FEGDST;WIRE FEGVRITE；WIRE ALU&CWIRE MEMTOEGwire 2:0ALU_OWIRE 31:0 ALU_A, ALU_B;wire 4:0WN;wire 31:0 WD;Fetch U0 (Res

40、et Clock B_addr 乙 B, NextPC);ControllefUI (I nst31:26,I nst5:0,ReGDst, ReGWRite, ALUScMEMMite, MEMRead MEmtReg B, ALU_OB;ALU U2 (ALU_A, ALU_B, ALU_OP Result, Z);REgFile U3(I nst25:21,I nst20:16,W ReGARite, WD, ALU_A, B_>ata ClocK；MUX5_2_1U4 (I nst20:16,I nst15:11,REgDst, VN);MUX32_2_1U5(B_data B_

41、addr ALU&C ALU_B);Sign_ExtenderU6 (I nst15:0,B_addR;MUX32_2_1U7(NexTPC, Data, MEmtOeg VD);endmodule在ISE集成开发环境中，对模块Controller进行综合(Synthesize ),综合结果如图:在ISE集成开发环境中，对模块 Data_Flow进行仿真(Simulation )。首先输入如下 测式代码：modulEData Flowtb；/ I nputsreg Resetreg Clockreg 31:0Instreg 31:0Data；/ Outputs wire MEM/Rit

42、e;wire 31:0 Result;wire 31:0 B_datawire 31:0 NextPC;/ I nstantiate the Unit UNderTest (UUT)Data_Flow uut(.Reset(Reset),.ClocKClocK,.I ns| nsi),.DatADatA*,.MeMWRite(MeMWRite),.MeMRead(MeiReaD,.ResulTResulT,.B_dat(B_datA,.N extPC(NExTPC)）；INITIAL BEGIN/ I NITIALIZE I NPUTSReset = 0;Clock = 0;I nst = 0；Data = 0;/ VAit 100 ns for global reset to finish#100;Reset= 1;/#100;I NST = 32' H00002820;/R 型，ADD0号0号寄存器内容相加保存到5号寄存器，执行后 MW,M!fi为零，B_data应为零#100;Clock = 1;#100;Clock = 0;I NST = 32' h8CB10000;/I, lw,5号与立即数符号扩展相加作为地址，将内存单元内容DATA送到9号寄存器，执行：#100;