组合逻辑电路的分析ppt课件

1、第第 4 章章 组合逻辑电路组合逻辑电路 4.1 4.1 组合逻辑电路的分析组合逻辑电路的分析 4.2 4.2 组合逻辑电路的设计组合逻辑电路的设计 4.3 4.3 假设干常用的组合逻辑电假设干常用的组合逻辑电路路 4.1 组合逻辑电路的分析组合逻辑电路的分析 所谓逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的逻辑关系，并指出电路的逻辑功能。分析过程普通按以下步骤进展： 根据给定的逻辑电路，从输入端开场，逐级推导出输出端的逻辑函数表达式。 根据输出函数表达式列出真值表。 用文字概括出电路的逻辑功能。 【例4-1】 分析图4-2所示组合逻辑电路的逻辑功能。 解：根据给出的逻辑图， 逐级推导

2、出输出端的逻辑函数表达式： ACBCABACBCABPPPFACPBCPABP321321,&P2P1P3FABC图 4-2表表 4-1 例例4-1真值表真值表 A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 由真值表可以看出，在三个输入变量中，只需有两个或两个以上的输入变量为1，那么输出函数F为1，否那么为0，它表示了一种“少数服从多数的逻辑关系。因此可以将该电路概括为：三变量多数表决器。 表 4-2 半加器真值表 Ai BiCi+1 Si0 00 11 01 10 00 10 11 0图 4-3 半加器 &AiB

3、iSiCi+114.2 组合逻辑电路的设计组合逻辑电路的设计 工程上的最正确设计，通常需求用多个目的去衡量，主要思索的问题有以下几个方面： 所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化电路。 满足速度要求，应使级数尽量少，以减少门电路的延迟。 功耗小，任务稳定可靠。 上述“最正确化是从满足工程实践需求提出的。显然，“最小化电路不一定是“最正确化电路，必需从经济目的和速度、 功耗等多个目的综合思索，才干设计出最正确电路。 组合逻辑电路可以采用小规模集成电路实现，也可以采用中规模集成电路器件或存储器、可编程逻辑器件来实现。 虽然采用中、大规模集成电路设计时，

4、其最正确含义及设计方法都有所不同，但采用传统的设计方法仍是数字电路设计的根底。因此下面先引见采用设计的实例。 组合逻辑电路的设计普通可按以下步骤进展： 逻辑笼统。将文字描画的逻辑命题转换成真值表叫逻辑笼统，首先要分析逻辑命题，确定输入、 输出变量；然后用二值逻辑的0、1两种形状分别对输入、输出变量进展逻辑赋值，即确定0、1 的详细含义；最后根据输出与输入之间的逻辑关系列出真值表。 选择器件类型。根据命题的要求和器件的功能及其资源情况决议采用哪种器件。例如，中选用MSI组合逻辑器件设计电路时，对于多输出函数来说，通常选用译码器实现电路较方便，而对单输出函数来说，那么选用数据选择器实现电路较方便。

5、 根据真值表和选用逻辑器件的类型，写出相应的逻辑函数表达式。当采用SSI集成门设计时，为了获得最简单的设计结果，应将逻辑函数表达式化简，并变换为与门电路相对应的最简式。 根据逻辑函数表达式及选用的逻辑器件画出逻辑电路图。 【例4-2】设计一个一位全减器。 列真值表。 全减器有三个输入变量：被减数An、减数Bn、低位向本位的借位Cn；有两个输出变量：本位差Dn、本位向高位的借位C n+1， 其框图如图4 - 5(a)所示。表 4-3 全减器真值表 An Bn CnCn+1 Dn0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 11 00 10 00

6、0 1 1图 4-4 全减器框图及K图 (a) 框图; (b) Cn+1； (c) Dn 全减器DnCn+1AnBnCn(a)0AnBnCn0001111001(b)10011100AnBnCn0001111001(c)1011010 选器件。 选用非门、异或门、与或非门三种器件。 写逻辑函数式。 首先画出Cn+1和Dn的K图如图4-5(b)、(c)所示，然后根据选用的三种器件将Cn+1、Dn分别化简为相应的函数式。由于该电路有两个输出函数，因此化简时应从整体出发，尽量利用公共项使整个电路门数最少，而不是将每个输出函数化为最简当用与或非门实现电路时，利用圈0方法求出相应的与或非式为 nnnnn

7、nnnnnnnnnnnnnnnBACACBCCBACBACBACBAD1当用异或门实现电路时，写出相应的函数式为 nnnnnnnnnnnnnnnnnnnnnnnCBCBACBCBACBCBACBACCBAD)()(1其中 为Dn和Cn+1的公共项。 )(nnCB 画出逻辑电路。 图 4 5 全减器逻辑图 Cn1&1&111BnAnDnCn+1(a)111Dn&Cn+1CnBnAn(b)4.3 假设干常用的组合逻辑电路假设干常用的组合逻辑电路 1 编码器 用文字、符号或数码表示特定对象的过程称为编码。在数字电路中用二进制代码表示有关的信号称为二进制编码。 实现编码操作的电

8、路就是编码器。按照被编码信号的不同特点和要求，有二进制编码器、二十进制编码器、优先编码器之分。 (1) 二进制编码器二进制编码器 用用n位二进制代码对位二进制代码对N=2n个普通讯号进展编码的电路，个普通讯号进展编码的电路，叫做二进制编码器。例如叫做二进制编码器。例如n=3，可以对，可以对8个普通讯号进展编码。个普通讯号进展编码。这种编码器有一个特点：任何时辰只允许输入一个有效信号，这种编码器有一个特点：任何时辰只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因此其输入是不允许同时出现两个或两个以上的有效信号，因此其输入是一组有约束一组有约束(相互排斥相互排斥)的变量。的变量。

9、 现以三位二进制编码器为例，分析编码器的任务原理。现以三位二进制编码器为例，分析编码器的任务原理。图图4-9是三位二进制编码器的框图，它的输入是是三位二进制编码器的框图，它的输入是I0I78个高电个高电平信号，输出是三位二进制代码平信号，输出是三位二进制代码F2、F1、F0。为此，又把它。为此，又把它叫做叫做8线线3线编码器。输出与输入线编码器。输出与输入 的对应关系如表的对应关系如表4-6所示。所示。 图 4 6 三位二进制8线3线编码器框图 8线3线编码器I0F2F1F0I1I2I3I4I5I6I7表 4 4 三位二进制编码器的真值表 输 入 输 出 I0 I1 I2 I3 I4 I5 I

10、6 I7 F2 F1 F01 0 0 0 0 0 0 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1由表4 - 4可得出编码器的输出函数为 由于任何时辰I0I7当中仅有一个取值为1，利用这个约束条件将上式化简，得到 753107632176542IIIIFIIIIFIIIIF图 4 7 三位二进制编码器 111F2F1F0I7I6I5I4I3I2I1 (2) 优先编码器 优先编码

11、器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。常用的MSI优先编码器有10线4线(如74LS147)、 8线3线(如74LS148)。 74LS148二进制优先编码器的逻辑符号如图4-12所示。功能表如表4-8所示。 图 4 8 74LS148逻辑符号74LS148E176543210CSCBAE0表 4 5 74LS148的功能表 图4 - 8中，小圆圈表示低电平有效，各引出端功能如下： 70为形状信号输入端，低电平有效，7的优先级别最高，0的级别最低； C、B、A 为代码(反码

12、)输出端，C为最高位； E1为使能(允许)输入端，低电平有效；当E1=0时，电路允许编码；当E1=1时，电路制止编码，输出C、B、A均为高电平；E0和CS为使能输出端和优先标志输出端，主要用于级联和扩展。 从功能表可以看出，当E1=1时，表示电路制止编码，即无论70中有无有效信号，输出C、B、A均为1，并且CS=E0=1。当E1=0时，表示电路允许编码，假设70中有低电平(有效信号)输入，那么输出C、B、A是恳求编码中级别最高的编码输出(留意是反码)，并且CS=0，E0=1；假设70中无有效信号输入，那么输出C、B、A均为高电平，并且CS=1, E0=0。 从另一个角度了解E0和CS的作用。当

13、E0=0，CS=1时，表示该电路允许编码，但无码可编；当E0=1，CS=0时，表示该电路允许编码，并且正在编码；当E0=CS=1时，表示该电路制止编码，即无法编码。 图4-9为38译码器的逻辑符号，功能表如表4-6所示。图中，A2、A1、A0为地址输入端，A2为高位。 为形状信号输出端，低电平有效。E1和E2A、E2B为使能端。由功能表可看出，只需当E1为高，E2A、E2B都为低时，该译码器才有有效形状信号输出；假设有一个条件不满足，那么译码不任务，输出全为高。 70YY图 4 9 38译码器逻辑符号 38译码器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y12 译码器表 4

14、 6 38译码器功能表 假设用 表示i端的输出，那么输出函数为 iYBABAiiEEEEEEEiEmY221221)70( 可见，当使能端有效(E=1)时，每个输出函数也正好等于输入变量最小项的非。 二进制译码器的运用很广，典型的运用有以下几种： 实现存储系统的地址译码； 实现逻辑函数； 带使能端的译码器可用作数据分配器或脉冲分配器。 3 数据选择器数据选择器 数据选择器又称多路选择器(Multiplexer, 简称MUX)，其框图如图4-10(a)所示。它有2n位地址输入、2n位数据输入、1位输出。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关，见图4 -

15、 10(b)。 图 4 10 数据选择器框图及等效开关 数据选择器D0D1D2n-1FA0A1An-1FD0D1D2n-1(a)(b) 常用的数据选择器有2选1、4选1、8选1、16选1等。 图4-11是4选1数据选择器的逻辑图及符号，其中D0D3是数据输入端，也称为数据通道；A1、A0是地址输入端，或称选择输入端；Y是输出端；E是使能端，低电平有效。当E=1时，输出Y=0，即无效，当E=0时，在地址输入A1、A0的控制下，从D0D3中选择一路输出，其功能表见表4-7。 表 4 7 4选1 MUX功能表 EA1 A0Y100000 00 11 01 1 D0D1D2D30图图 4 11 4选选

16、1 MUX &1Y1111D1D2D3D0A0A1E(a) 逻辑图4选1MUX(b) 逻辑符号YA0A1D1D0D3D2E当E=0时，4选1 MUX的逻辑功能还可以用以下表达式表示： iiiDmDAADAADAADAAY30301201101001 式中，mi是地址变量A1、A0所对应的最小项，称地址最小项。 式(4 - 13)还可以用矩阵方式表示为 TmDDDDAADDDDAAAAAAAAY)()()(321001321001010101式中(A1A0)m是由最小项组成的行阵，(D0D1D2D3)T是由D0、D1、D2、D3组成的列阵的转置。 图4-12为8选1 MUX的逻辑符号，其

17、功能表如表4-8所示， 输出表达式为 TmiiiDDDDDDDDAAADmY)()(7654321001270图 4 12 8选1MUX逻辑符号 8选1MUXYA0A2D1D0D3D2D5D4D7D6EA1表 4 8 8选1 MUX功能表 EA2 A1 A0Y100000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10D0D1D2D3D4D5D6D7 数据选择器的运用数据选择器的运用数据选择器的运用很广，典型运用有以下几个方面：数据选择器的运用很广，典型运用有以下几个方面： 作数据选择，以实现多路信号分时传送。作数据选择，以实现多路信号分时传送。 实现

18、组合逻辑函数。实现组合逻辑函数。 在数据传输时实现并在数据传输时实现并串转换。串转换。 产生序列信号。产生序列信号。 对于n个地址输入的MUX，其表达式为 120liimY其中mi是由地址变量An-1、A1、A0组成的地址最小项。而任何一个具有l个输入变量的逻辑函数都可以用最小项之和来表示： 120liimF这里的mi是由函数的输入变量A、B、C、组成的最小项。 比较Y和F的表达式可以看出，只需将逻辑函数的输入变量A、B、C、 加至数据选择器地址输入端，并适中选择Di的值，使F=Y，就可以用MUX实现函数F。因此，用MUX实现函数的关键在于如何确定Di的对应值。 1) ln的情况 l为函数的输

19、入变量数，n为选用的MUX的地址输入端数。 当l=n时，只需将函数的输入变量A、B、C、依次接到MUX的地址输入端，根据函数F所需求的最小项，确定MUX中Di的值(0或1)即可；当ln时，将MUX的高位地址输入端不用(接0或1)，其他同上。 2) ln的情况 当逻辑函数的变量数l大于MUX的地址输入端数n时，不能采用上面所述的简一方法。假设从l个输入变量中选择n个直接作为MUX的地址输入，那么，多余的(l-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出函数Di。 确定余函数Di可以采用代数法或降维K图法。 为了减少画K图的次数，也可

20、以直接在F的三变量K图上求出余函数Di。例如在图4 - 13(d)F 的K图中选择AB=A1A0，那么AB变量(即地址变量)按其组合可直接将F的K图划分为四个子K图，如图(d)中虚线所示。每个子K图所对应的函数就是余函数Di，它们仅与多余输入变量C有关，即Di=f(C)。在 各 子 K 图 上 直 接化简 ， 便 可 求 出 余 函 数 D i 的 值 ：D0=1,D1=C, D2=C, D3=0。可见，后面这种方法更加简便，其求解步骤归纳如下： 画出函数F的K图。 选择地址输入。 在F的K图上确定余函数Di的范围。 求余函数Di。 画出逻辑图。 图 4-131ABC0001111001001

21、11001AB0101CC0(a)(b)D0A1A00101D2D1D3(c)1ABC00011110010011100(d)FFYD3D2D1D0 数据分配器又称多路分配器(DEMUX)，其功能与数据选择器相反，它可以将一路输入数据按n位地址分送到2n个数据输出端上。 其功能表如表4 - 9所示。其中D为数据输入，A1、A0为地址输入，Y0Y3为数据输出，E为使能端。 4 数据分配器数据分配器表 4 9 14 DEMUX功能表 E A1 A0Y0 Y1 Y2 Y31 0 0 00 0 10 1 00 1 11 1 1 1D 1 1 11 D 1 11 1 D 11 1 1 D5 数码比较器数码比较器 1. 逻辑功能逻辑功能 图 4 14 四位并行数码比较器逻辑符号 A3B2A2B1A1B0A0CABCABCABPABPABPABB3COMP 由图4 - 14可见，该比较器有 11 个输入端，三个输出端，其中输入端A3A0、B3B0接两个待比较的四位二进制数；输出端PAB、PA=B、PAB是三个比较结果；CAB、CA=B、 CAB是三个级联输入端，当扩展待比较的二进制数的位数时，可将低位比较器的输出端PAB、PA=B、PAB分别接到高位比较器的CAB、CA=B、CAB三个输入端。 表 4 10 四位比较器功能表 由表4-10可以看