计算机原理第五章存储器

1、第五章第五章 存储器及其接口技术存储器及其接口技术5.1 存储器概述存储器概述5.2 随机读写存储器随机读写存储器5.3 只读存储器只读存储器5.4 高速缓冲存储器高速缓冲存储器5.5 微型机系统的存储器体系结构微型机系统的存储器体系结构5.6 存储器应用设计存储器应用设计5.1 存储器概述存储器概述存储器存储器是计算机中用来存放程序和数据等信息的部是计算机中用来存放程序和数据等信息的部件，是计算机的主要组成部分之一，存储器表征了计件，是计算机的主要组成部分之一，存储器表征了计算机的算机的“记忆记忆”功能；功能；存储器的容量和存取速度是决定计算机性能的重要存储器的容量和存取速度是决定计算机性能

2、的重要指标。存储器的容量越大，记忆的信息也就越多，计指标。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强；算机的功能也就越强；存储技术的发展很大程度上决定计算机发展。存储技术的发展很大程度上决定计算机发展。5.1.1 微型机存储器分类微型机存储器分类按在系统中位置分类按在系统中位置分类（1）内部存储器，简称内存，又称主存储器，由半）内部存储器，简称内存，又称主存储器，由半导体存储器构成导体存储器构成功能：功能：存放当前存放当前正在使用正在使用或或经常使用经常使用的程序或数据；的程序或数据；特点：特点：CPU通过总线直接访问，存取速度快；通过总线直接访问，存取速度快；容量：容量：容量

3、受地址总线位数限制；容量受地址总线位数限制；存放内容：存放内容：系统软件（系统引导程序、监控程序或操系统软件（系统引导程序、监控程序或操作系统中的作系统中的ROM BIOS等）以及当前要运行的应用软等）以及当前要运行的应用软件。件。5.1.1 微型机存储器分类微型机存储器分类按在系统中位置分类按在系统中位置分类（2）外部存储器，简称外存，又称辅助存储器，一）外部存储器，简称外存，又称辅助存储器，一般由磁或光电介质构成般由磁或光电介质构成功能：功能：用来存放相对来说不经常使用、当前不使用或用来存放相对来说不经常使用、当前不使用或者需要长期保存的信息；者需要长期保存的信息；特点：特点：容量大、存取

4、速度慢，容量大、存取速度慢，CPU不直接对它进行访不直接对它进行访问，有专用的设备（如硬盘驱动器、软驱、光驱等）问，有专用的设备（如硬盘驱动器、软驱、光驱等）来管理；来管理；容量：容量：不受限制；不受限制；存放内容：存放内容：各种程序或数据。各种程序或数据。内存与外存的使用内存与外存的使用由内存由内存ROM中的引导程序启动系统；中的引导程序启动系统；从外存中读取系统程序和应用程序，送到内存的从外存中读取系统程序和应用程序，送到内存的RAM中，运行程序；中，运行程序；程序运行的中间结果放在程序运行的中间结果放在RAM中，内存不够时也放中，内存不够时也放在外存中；在外存中；程序结束时将最后结果存入

5、外部存储器。程序结束时将最后结果存入外部存储器。存储器概述存储器概述微型机存储器分类：微型机存储器分类：按在系统中位置：内部存储器、外部存储器、按在系统中位置：内部存储器、外部存储器、Cache；按制造工艺：双极型、按制造工艺：双极型、MOS、铁电；、铁电；易失性：非易失性、易失性；易失性：非易失性、易失性；可读写性：只读存储器可读写性：只读存储器(ROM)、可读写存储器；、可读写存储器；读写顺序：顺序读写存储器、随机存储器读写顺序：顺序读写存储器、随机存储器(RAM)；动态动态/静态，异步静态，异步/同步，串行同步，串行/并行。并行。5.1.2存储器主要性能指标存储器主要性能指标1 存储容量

6、存储容量 (memory size) 存储容量是指存储器芯片中所包含的存储单元（存储容量是指存储器芯片中所包含的存储单元（Memory cell）数。半导体存储单元通常以字节为单位，人们通常说数。半导体存储单元通常以字节为单位，人们通常说的存储单元都是指的字节单元。的存储单元都是指的字节单元。2 速度速度/存取时间存取时间 (Access time) 存取时间是存储器的最重要的性能指标，是读写存储器存取时间是存储器的最重要的性能指标，是读写存储器中某一存储单元所需时间，一般指存储器接收到稳定地址中某一存储单元所需时间，一般指存储器接收到稳定地址信号到完成操作的时间。信号到完成操作的时间。3 功

7、耗、性价比。功耗、性价比。5.2 随机存取存储器随机存取存储器-RAM随机存取存储器随机存取存储器- RAM（Random Access Memory）特点：特点：能随机读出或写入任意存储单元；对不同存储单元访问时间一样，区别于顺序读写存储器；断电后存储数据丢失，区别于ROM； 5.2.1 静态静态RAM：Static RAM, SRAM； 异步静态异步静态RAM: asynchronous SRAM; 同步静态同步静态RAM: synchronous SRAM;5.2.2 动态动态RAM：Dynamic RAM, DRAM5.2.1 静态静态RAM静态静态RAM(SRAM)特点：特点： 以双

8、稳态触发器作为基本存储单元，存取速度快；以双稳态触发器作为基本存储单元，存取速度快； 工艺复杂、集成度低，容量较小；工艺复杂、集成度低，容量较小； 功耗相对较大；功耗相对较大； 控制简单，不需要刷新；控制简单，不需要刷新； 高速缓冲存储器一般使用高速缓冲存储器一般使用SRAM半导体存储器行列结构半导体存储器行列结构静态静态RAM举例举例典型的静态典型的静态RAM芯片：芯片：2114 2114 （1K1K* *4 4位）位）6116 6116 （2K2K* *8 8位）位）6264 6264 （8K8K* *8 8位）位）62128 62128 （16K16K* *8 8位）位）62256 62

9、256 （32K32K* *8 8位）位）62256结构结构 SRAM-6225662256共有共有28条引脚，其中有条引脚，其中有:15根地址线，可访问根地址线，可访问215=32768（32K）存储单元；存储单元；8根数据线以及两根电源线；根数据线以及两根电源线；有三个控制引脚控制对存储器的读写。包括：有三个控制引脚控制对存储器的读写。包括： CS#片选：片选： 低有效，允许对存储器读写；低有效，允许对存储器读写； WE#读读/写：读写：读/写控制信号，高电平为读，低电平为写；写控制信号，高电平为读，低电平为写； OE#输出使能：在读存储器周期中，输出使能：在读存储器周期中，OE为低电平允

10、许输出数为低电平允许输出数据。据。SRAM 静态存储器时序图静态存储器时序图 对设计者来说最感兴趣的是存储器参数时序图，对设计者来说最感兴趣的是存储器参数时序图，因为时序图描述存储器读写周期中的各控制信因为时序图描述存储器读写周期中的各控制信号产生的时间关系。系统设计者关心地址总线、号产生的时间关系。系统设计者关心地址总线、数据总线和存储器控制信号之间的相互关系。数据总线和存储器控制信号之间的相互关系。SRAM读周期时序图读周期时序图SRAM写周期时序图写周期时序图 其他形式的静态其他形式的静态RAM 多端口多端口RAM: 双口双口RAM/四口四口RAM FIFO: First In Firs

11、t Out SBSRAM:Synchronous Burst SRAM 5.2.2动态随机存储器（动态随机存储器（DRAM）DRAM 是利用电容存储电荷的原理来保存信息的，它将晶是利用电容存储电荷的原理来保存信息的，它将晶体管结电容的充电状态和放电状态分别作为体管结电容的充电状态和放电状态分别作为 1和和 0；DRAM 的基本单元电路简单，最简单的的基本单元电路简单，最简单的 DRAM 单元只需单元只需 1个管子构成，这使个管子构成，这使 DRAM器件的芯片容量很高，而且功耗低；器件的芯片容量很高，而且功耗低；由于电容会逐渐放电，所以对由于电容会逐渐放电，所以对 DRAM 必须不断进行读出和必

12、须不断进行读出和再写入，以使泄放的电荷得到补充，也就是进行刷新。一次再写入，以使泄放的电荷得到补充，也就是进行刷新。一次刷新过程实际上就是对存储器进行一次读取、放大和再写入，刷新过程实际上就是对存储器进行一次读取、放大和再写入，由于不需要信息传输，所以，这个过程很快。由于不需要信息传输，所以，这个过程很快。DRAM 本身一般带有片内刷新电路。本身一般带有片内刷新电路。DRAM结构DRAM 的刷新的刷新刷新的方法有多种，常用的是刷新的方法有多种，常用的是“只有行地址有效只有行地址有效”的方法。刷的方法。刷新时，存储体的列地址无效，一次选中存储体中的一行进行刷新。新时，存储体的列地址无效，一次选中

13、存储体中的一行进行刷新。具体执行时，每当一个行地址信号具体执行时，每当一个行地址信号RAS有效选中某一行时，该有效选中某一行时，该行的所有存储单元都分别和读出放大电路接通，在定时时钟作用行的所有存储单元都分别和读出放大电路接通，在定时时钟作用下，读出放大电路分别对该行存储单元进行一次读出、放大和重下，读出放大电路分别对该行存储单元进行一次读出、放大和重写，即进行刷新；写，即进行刷新；只要在刷新时限只要在刷新时限 2ms中对中对 DRAM 系统进行逐行选中，就可实系统进行逐行选中，就可实现全面刷新。现全面刷新。DRAM 控制器控制器为了实现刷新，为了实现刷新，DRAM 控制器具有如下功能：控制器

14、具有如下功能：时序功能时序功能 DRAM 控制器需要按固定的时序提供行地址选通控制器需要按固定的时序提供行地址选通信号信号RAS，为此，用一个计数器产生刷新地址，同时用一个刷，为此，用一个计数器产生刷新地址，同时用一个刷新定时器产生刷新请求信号，以此启动一个刷新周期，刷新地新定时器产生刷新请求信号，以此启动一个刷新周期，刷新地址和刷新请求信号联合产生行地址选通信号址和刷新请求信号联合产生行地址选通信号RAS，每刷新一行，每刷新一行，又产生下一个行地址选通信号。又产生下一个行地址选通信号。地址处理功能地址处理功能 DRAM 控制器一方面要在刷新周期中顺序提控制器一方面要在刷新周期中顺序提供行地址

15、，以保证在供行地址，以保证在2ms中使所有的中使所有的 DRAM 单元都被刷新一次，单元都被刷新一次，另一方面，要用一个多路开关对地址进行切换，因为正常读写另一方面，要用一个多路开关对地址进行切换，因为正常读写时，行地址和列地址来自地址总线，刷新时只有来自刷新地址时，行地址和列地址来自地址总线，刷新时只有来自刷新地址计数器的行地址而没有列地址，总线地址则被封锁。计数器的行地址而没有列地址，总线地址则被封锁。DRAM 控制器控制器 仲裁功能仲裁功能 当来自当来自 CPU 对内存的正常读写请求和来自刷新电对内存的正常读写请求和来自刷新电路的刷新请求同时出现时，仲裁电路要作出仲裁，原则上，刷路的刷新

16、请求同时出现时，仲裁电路要作出仲裁，原则上，刷新请求优先于新请求优先于CPU 的读写请求。内部的的读写请求。内部的“读写和刷新的仲裁和读写和刷新的仲裁和切换切换”电路一方面会实现仲裁功能，另一方面完成总线地址和电路一方面会实现仲裁功能，另一方面完成总线地址和刷新地址之间的切换。刷新地址之间的切换。DRAM举例：举例：MT48LC4M32MT48LC4M32MT48LC4M32初始化：Initialization在正常操作之前进行；通过LOAD MODE REGISTER command对模式寄存器（Mode Register）编程；MT48LC4M32命令：命令：Commands5.3 只读存

17、储器只读存储器掩膜掩膜ROM: mask programmed ROM;可编程可编程ROM: Programmable ROM, PROM;可擦除的可擦除的PROM: Erasable PROM, EPROM;电擦除的电擦除的PROM: Electrically Erasable PROM, E2PROM/EEPROM;闪烁存储器闪烁存储器FLASH, NOR flash/NAND flash;串行串行EEPROM只读存储器只读存储器ROM掩膜掩膜ROM: mask programmed ROM 厂商根据用户数据刻录固定数据到ROM中；无法修改。可编程可编程ROM: Programmable

18、ROM, PROM 用户按需要一次性写入数据，无法反复修改。可重复擦写的只读存储器可重复擦写的只读存储器EPROM EPROM信息的存储是通过电荷分布来决定的，编程过程就是电荷注入的过程，编程结束后撤除电源，但由于绝缘层包围，注入的电荷无法泄漏，存储信息不会丢失。 擦除信息时，利用紫外线照射芯片上方的石英玻璃窗口，浮栅中的电荷会形成光电流泄漏， ，内部的电荷分布被破坏，使电路恢复为初始状态。EPROMINTEL公司的公司的EPROM2716，2732，27128，27256，27512，它们的存储容量分别为2K、4K、16K、32K、64K，Byte；它们之间的管脚排列有一定兼容性。尽管这些芯

19、片的容量不同但其工作原理及读写方式基本相同，下面以INTEL27128为例，介绍EPROM的主要特性。EPROM-27128EPROMEPROM: readEPROM: programEEPROM电可擦除/编程只读存储器E2PROM E2PROM的工作原理与EPROM类似，它是在EPROM基础上改进而形成一种新技术产品。E2PROM的擦除不需要专用的擦除器，擦除和编程均可以在线完成。E2PROM以INTEL2816为例说明E2PROM的基本特点和应用方法。 2816的基本特点2816是容量为2K8bit的电擦除PROM，它的管脚排列与EPROM2716一致。2816的存储时间为250ns, 可

20、以按字节为单位进行擦除和编程，擦除和编程只用CE#、OE#两个信号来控制，一个字节的擦除时间为10ms，整片擦除时间也是10ms，擦除和编程均在线进行。E2PROM: 2816E2PROM: 28165.4 高速缓冲存储器高速缓冲存储器（Cache）目的：目的：解决高速解决高速CPU与主存（与主存（DRAM）之间的速度不匹配问题，）之间的速度不匹配问题，提高提高CPU访问主存、获取信息的效率。访问主存、获取信息的效率。方法：方法：在在CPU和主存之间增设一个容量不大，但操作速度很高和主存之间增设一个容量不大，但操作速度很高的存储器的存储器-高速缓存。高速缓存。技术：技术：L1 Cache集成在

21、处理器内部，时钟周期与集成在处理器内部，时钟周期与CPU相同；相同；L2 Cache 在处理器外部，由在处理器外部，由SRAM构成，时钟周期比构成，时钟周期比CPU慢一半或慢一半或更多。更多。命中率可达命中率可达90%以上：以上：90%以上的情况下，可以零等待访问高以上的情况下，可以零等待访问高速缓冲器中的代码和数据。速缓冲器中的代码和数据。CacheCache5.5 微型机系统的存储器体系结构微型机系统的存储器体系结构层次化总体结构：把各种不同速度、不同容量、不同存储技术层次化总体结构：把各种不同速度、不同容量、不同存储技术的存储设备分为几层，通过硬件和管理软件组成一个既有足够大的存储设备分

22、为几层，通过硬件和管理软件组成一个既有足够大的存储空间，又能满足存取速度要求而且价格适中的整体。的存储空间，又能满足存取速度要求而且价格适中的整体。 内部寄存器组内部寄存器组Cache内部存储器辅助存储器内部存储器辅助存储器内存的分区结构内存分为内存的分区结构内存分为基本内存：基本内存：00000H9FFFFH，640KB，DOS系统；系统；高端内存：高端内存：A0000HFFFFFH，384KB，系统，系统ROM、缓冲区；、缓冲区；扩充内存：扩充内存：CPU直接寻址范围之外的物理存储器，通过扩充内直接寻址范围之外的物理存储器，通过扩充内存管理软件存管理软件EMM来管理，将其映射到高端内存中；

23、来管理，将其映射到高端内存中；扩展内存：扩展内存：1MB以上可直接访问的物理存储器；以上可直接访问的物理存储器；16位微机系统的内存组织位微机系统的内存组织8086有有20根地址线，寻址根地址线，寻址1MB存储空间存储空间00000HFFFFFH；由两个由两个512KB的存储器组成：的存储器组成： 奇地址存储器（高字节存储器），与数据总线高奇地址存储器（高字节存储器），与数据总线高8位相连；位相连； 偶地址存储器（低字节存储器），与数据总线低偶地址存储器（低字节存储器），与数据总线低8位相连；位相连； 两个存储器均和地址线两个存储器均和地址线A19A1连接；连接；16位位 CPU 对存储器访问

24、时，分为按字节访问和按字访问两种对存储器访问时，分为按字节访问和按字访问两种方式。按字节访问时，可只访问奇地址存储体，也可只访问偶方式。按字节访问时，可只访问奇地址存储体，也可只访问偶地址存储体。地址存储体。16位微机系统的内存组织位微机系统的内存组织16位微机系统的内存组织位微机系统的内存组织BHE#作为片选信号连接奇地址存储器，作为片选信号连接奇地址存储器，A0 则作为另一个片选信则作为另一个片选信号连接偶地址存储器。号连接偶地址存储器。 16位微机系统的内存组织位微机系统的内存组织按字访问时，有对准状态和非对准状态。按字访问时，有对准状态和非对准状态。 在对准状态，在对准状态，1 个字的

25、低个字的低 8 位在偶地址体中，高位在偶地址体中，高 8位在奇位在奇地址体中，这种状态下，当地址体中，这种状态下，当 A0 和和BHE均为均为 0时，用时，用 1个总线个总线周期即可通过周期即可通过D15 D0 完成完成 16位的字传输。位的字传输。 在非对准状态，在非对准状态，1个字的低个字的低 8位在奇地址体中，高位在奇地址体中，高 8位在位在偶地址体中，此时，偶地址体中，此时，CPU 会自动用两个总线周期完成会自动用两个总线周期完成 16位的位的字传输，第一个总线周期访问奇地址体，在字传输，第一个总线周期访问奇地址体，在 D15 D8 传输低传输低 8位数据，第二个总线周期访问偶地址体，

26、在位数据，第二个总线周期访问偶地址体，在 D7 D0传输高传输高 8位数据。位数据。非对准状态是由于提供的对字访问的地址为奇地址造成的。在字访问时，非对准状态是由于提供的对字访问的地址为奇地址造成的。在字访问时，CPU把指令提供的地址作为字的起始地址，为了避免这种非对准状态造成把指令提供的地址作为字的起始地址，为了避免这种非对准状态造成的周期浪费，程序员编程时，应尽量用偶地址进行字访问。的周期浪费，程序员编程时，应尽量用偶地址进行字访问。32位微机系统的内存组织位微机系统的内存组织32位微机系统的内存组织体系是在位微机系统的内存组织体系是在 16位微机系统基础上扩位微机系统基础上扩展来的。展来

27、的。32位地址总线可寻址位地址总线可寻址 4GB 的物理地址空间，地址范的物理地址空间，地址范围为围为 0 FFFFFFFFH；分为分为 4个存储体，每个为个存储体，每个为 1GB，4个存储体均与个存储体均与 32位数据总位数据总线相连，也均与地址线线相连，也均与地址线 A31 A2 相连；相连；字节允许信号字节允许信号BE3BE0则作为体选信号分别连接则作为体选信号分别连接 1个存储个存储体，当某个字节允许信号为有效电平时，便选中对应的存储体，当某个字节允许信号为有效电平时，便选中对应的存储体；体；4个存储体可以组成双字。双字中个存储体可以组成双字。双字中 4 个字节分别对应个字节分别对应

28、4 个字个字节允许信号，节允许信号，32 位存储器要满足对位存储器要满足对 8位、位、16 位、位、32 位各种位各种不同规格的数据的访问。不同规格的数据的访问。32位微机系统的内存组织位微机系统的内存组织32位微机系统的内存组织位微机系统的内存组织32位微机系统的内存组织位微机系统的内存组织在在 D23 D16或或 D31 D24上进行上进行 8位传输时，分别在位传输时，分别在 D7 D0 或或 D158 上传输同样数据，而在上传输同样数据，而在 D31 D16上进行上进行 16位传位传输时，在输时，在 D150 上也传输同样数据。上也传输同样数据。地址地址 A31 A2 选择双字的起始地址

29、，此地址应该是选择双字的起始地址，此地址应该是 4的倍数的倍数即即 0、4、8、FFFFFFFCH。和和 16位系统中类似，位系统中类似，32 位系统中在对存储器访问时也有对准位系统中在对存储器访问时也有对准状态和非对准状态。如果用奇地址进行字访问或双字访问，或状态和非对准状态。如果用奇地址进行字访问或双字访问，或者用不是者用不是 4的倍数的地址进行双字访问，就会出现非对准状态，的倍数的地址进行双字访问，就会出现非对准状态，这时需要用这时需要用 2个总线周期完成字传输或双字传输。个总线周期完成字传输或双字传输。5.6 存储器应用设计存储器应用设计存储容量与总线宽度扩展；存储容量与总线宽度扩展；

30、片选信号和地址的产生机制；片选信号和地址的产生机制；高速高速CPU和低速存储器之间的速度匹配问题；和低速存储器之间的速度匹配问题； CPU总线的负载能力问题是否需要加总线驱动器；总线的负载能力问题是否需要加总线驱动器；参考教材参考教材5.4、6.2相关内容。相关内容。存储器的组合与扩充存储器的组合与扩充（1）存储宽度扩展；）存储宽度扩展；（2）存储深度扩充；）存储深度扩充；（3）16位和位和32位微机系统的内存组织；位微机系统的内存组织；涉及地址线、数据线和控制线的连接。涉及地址线、数据线和控制线的连接。存储宽度扩展存储宽度扩展:位扩展位扩展存储深度扩充存储深度扩充: 字扩展字扩展地址译码地址

31、译码 在微处理系统，存储器常常由多片组成，为了访问其中一个在微处理系统，存储器常常由多片组成，为了访问其中一个存储器，需要对系统中的高位地址进行译码产生片选信号，存储器，需要对系统中的高位地址进行译码产生片选信号，使选中的存储器可输出信号。使选中的存储器可输出信号。当某个存储器芯片的片选为无效电平时，它内部数据总线驱当某个存储器芯片的片选为无效电平时，它内部数据总线驱动器被关断，不会向数据总线输出数据，也不会被写入数据。动器被关断，不会向数据总线输出数据，也不会被写入数据。也适用于也适用于IO端口的片选。端口的片选。线选法线选法全译码法全译码法部分译码法部分译码法混合译码法混合译码法两个两个1

32、K8存储器与存储器与16位地址相连位地址相连地址译码地址译码 假定假定CS是地址线是地址线A10A15的函数，即的函数，即CS1= f1 (A15 ,A14 ,A 13 ,A 12 ,A 11 ,A10), CS2= f2 (A15 ,A14 ,A 13 ,A 12 ,A 11 ,A 10) 假定假定f1 、f2函数的约束条件是由函数的约束条件是由A15 ,A14 A10所产生的结所产生的结果不允许果不允许CS1 和和CS2 同时为低电平，这样可以防止同时为低电平，这样可以防止M1和和M2之之间的竞争，使系统存储器映象中包括两块独立间的竞争，使系统存储器映象中包括两块独立1KB存储器。存储器。

33、地址译码地址译码（1）线选法）线选法 直接用地址线作为片选信号，不需要片选译码器，直接用地址线作为片选信号，不需要片选译码器，利用片内地址之外的地址线选作为芯片的片选信号；利用片内地址之外的地址线选作为芯片的片选信号；用在存储容量小、存储芯片也较小的系统中；用在存储容量小、存储芯片也较小的系统中；缺点缺点1：整个存储器的地址常常不连续；：整个存储器的地址常常不连续；缺点缺点2：同一单元可对应不同的地址，形成地址重：同一单元可对应不同的地址，形成地址重叠；叠；线选法地址译码线选法地址译码存储器映象图存储器映象图地址译码地址译码（2）全地址译码）全地址译码除去用作片内译码的低位地址后，把全部高位地

34、址进除去用作片内译码的低位地址后，把全部高位地址进行译码来产生片选信号；行译码来产生片选信号；用在较大的系统中；用在较大的系统中；提供了对全部存储空间的寻址能力；提供了对全部存储空间的寻址能力；存储单元地址是唯一的、不存在地址重叠问题；存储单元地址是唯一的、不存在地址重叠问题；需要较多的译码逻辑；需要较多的译码逻辑；地址译码地址译码（3）部分地址译码）部分地址译码除去用作片内译码的低位地址后，将高位地址的一部除去用作片内译码的低位地址后，将高位地址的一部分进行译码来产生片选信号；分进行译码来产生片选信号；它将存储器空间分成许多块，避免了部分译码不能充它将存储器空间分成许多块，避免了部分译码不能充分利用存储空间的缺点。这些存储器块有时候被称为分利用存储空间的缺点。这些存储器块有时候被称为页；页；应用举例：将具有应用举例：将具有64K存储空间分成存储空间分成16块，每块为块，每块为4K字节，这样只需利用字节，这样只需利用A12A15四根高位地址线译码产四根高位地址线译码产生生16个译码控制信号。使用块地址译码的优点是某一个译码控制信号。使用块地址译码的优点是某一设备所占用的存储空间不超过一块；设备所占用的存储空间不超过一块；地址译码的实现方法地址译码的实现方法（1）使用组合逻辑门电路实