数字电子技术基础第5章 锁存器与触发器ppt课件

1、第第5章章锁存器与触发器锁存器与触发器锁存器与触发器是具有数据记忆功能的数字电路单锁存器与触发器是具有数据记忆功能的数字电路单元，是时序电路的基本部件。本章首先介绍锁存器，元，是时序电路的基本部件。本章首先介绍锁存器，然后顺序介绍然后顺序介绍SR触发器、触发器、D触发器、触发器、JK触发器、触触发器、触发器的电特性和触发器的应用。发器的电特性和触发器的应用。5.1 概述概述锁存器与触发器都是具有记忆功能的数字电路单元，无论锁存器还是触发器锁存器与触发器都是具有记忆功能的数字电路单元，无论锁存器还是触发器都有都有0和和1两个输出状态，都有控制输出状态的输入端，但只有触发器有使两个输出状态，都有控

2、制输出状态的输入端，但只有触发器有使能输出状态变化的触发端。能输出状态变化的触发端。驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称激驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称激励信号。为叙述方便，有时也简称输入信号。励信号。为叙述方便，有时也简称输入信号。初态：常用初态：常用Qn或或Q表示，指触发器原有的状态，又称现态。表示，指触发器原有的状态，又称现态。新状态：常用新状态：常用Qn+1或或Q*表示，指由驱动信号与现态表示，指由驱动信号与现态Qn共同决定的触发器共同决定的触发器的新状态，又称次态。的新状态，又称次态。若通过输入端加入驱动信号使锁存器或触发

3、器的新状态为若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储，则可以说存储了了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存，则说存储了储了0。有时锁存器和触发器这两个名词可以互换使用，因为它们都可以存储有时锁存器和触发器这两个名词可以互换使用，因为它们都可以存储二进制信号，但是二者有区别，主要表现在锁存器的输入信号直接影响输二进制信号，但是二者有区别，主要表现在锁存器的输入信号直接影响输出；触发器具有触发端，利用电平、脉冲或脉冲边沿控制输入信号，进而出；触发器具有触发端，利用电平、脉冲或脉冲边沿控制输入信

4、号，进而影响输出。影响输出。锁存器主要有锁存器主要有SR型。型。触发器主要有四种类型：触发器主要有四种类型：SR型触发器，型触发器，D型触发器，型触发器，JK型触发器和型触发器和T型触发器。型触发器。触发器按触发方式又可分为电平、脉冲和边沿三种。触发器按触发方式又可分为电平、脉冲和边沿三种。电平触发方式的特点是在整个触发电平有效期间，输入信号可以控制电平触发方式的特点是在整个触发电平有效期间，输入信号可以控制触发器的输出状态。触发器的输出状态。脉冲触发方式的触发器采用主从结构，其特点是在主触发器的触发电脉冲触发方式的触发器采用主从结构，其特点是在主触发器的触发电平有效时，接收输入信号；在从触发

5、器的触发电平有效时，改变输出状态。平有效时，接收输入信号；在从触发器的触发电平有效时，改变输出状态。边沿触发器触发的特点是触发器状态的改变在触发脉冲的上升沿或下边沿触发器触发的特点是触发器状态的改变在触发脉冲的上升沿或下降沿，输入信号只要保持很短时间就可以。降沿，输入信号只要保持很短时间就可以。5.2 锁存器锁存器 在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之后仍然存在。后仍然存在。5.2.1 三

6、极管组成的三极管组成的SR双稳态电路双稳态电路三极管组成的三极管组成的SR双稳态电路如图双稳态电路如图5-1所示。所示。初始状态：在电路上电后，由于两个非门电路参数不对称，例如，初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2管截止，使输出管截止，使输出Q点电位接近点电位接近5V；TI管饱和，使点的电位接近于管饱和，使点的电位接近于0.3V。这时，双稳态电路进入稳态这时，双稳态电路进入稳态1，=0，Q=1。Q双稳态电路置双稳态电路置0：若这时在：若这时在R端加高电平，并使端加高电平，并使S端电位为端电位为低电平，则使低电平，则使T2管饱和，管饱和，Q=0，连接，连接T1管基极的反

7、馈电路使管基极的反馈电路使T1管截止，管截止，=1；由于连接；由于连接T2管基极的反馈电路维持管基极的反馈电路维持T2饱和，所饱和，所以在以在R端脉冲返回低电平后，仍能维持端脉冲返回低电平后，仍能维持Q=0。Q双稳态电路置双稳态电路置1：若这时在：若这时在S端加高电平，端加高电平，R端电位为低电平，则使端电位为低电平，则使T1管饱和，使管饱和，使=0，连接，连接T2的反馈电路使的反馈电路使T2管截止，管截止，Q=1。由于连。由于连接接T1管基极的反馈电路维持管基极的反馈电路维持T1饱和，所以在饱和，所以在S端脉冲返回低电平后，端脉冲返回低电平后，仍能维持仍能维持=0。Q5.2.2或非门组成的或

8、非门组成的SR锁存器锁存器图图5.3是或非门组成的是或非门组成的SR锁存锁存器逻辑电路图与图形符号。器逻辑电路图与图形符号。上电初始状态：若输入信号上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路时锁存器上电，由于两个或非门电路参数不同，两个或非门通过竞争，结果总有一个或非门输出为参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个，另外一个或非门输出为或非门输出为0。置 1：若输入信号 S=1、R=0，G2门输出无论为 1 还是 0，均有0QQS，并使1QRQ。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0： 若输

9、入信号 S=0、 R=1， G1门输出Q 无论为 1 还是 0， 均有 G1门输出端0QRQ，使1QQS，由于Q=0，所以称为0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。 不允许输入情况：若是输入信号 R=S=1，则有0QQ，虽然两个输出端有确定的低 电平，但触发器不是 1 态，也不是0 态；若此情况下使输入信号R=S=0，则输出状态不能确定。因此应避免使输入信号R、S 同时为 1，为使这种情况不出现，特给该锁存器加一个约束条件 RS=0。 由特性表，考虑约束条件，可以做出如图由特性表，考虑约束条件，可以做出如图5-4所示的所示的Q端次态卡诺图。端次态卡诺图。由卡诺图，可得到或

10、非门由卡诺图，可得到或非门SR锁存器特性方程为：锁存器特性方程为：QRSQn1具有约束条件： 由特性方程可作出图由特性方程可作出图5-5所示的状态图。所示的状态图。在给定S、R时序波形时的或非门SR锁存器Q端动作时序如图5-6所示。 5.2.3与非门组成的与非门组成的SR锁锁存器存器与非门组成的与非门组成的SR锁锁存器见图存器见图5-7。与前述或。与前述或非门组成的非门组成的SR锁存器的锁存器的差别是与非门组成的锁差别是与非门组成的锁存器的输入信号是低电存器的输入信号是低电平有效。平有效。上电状态：若是S=1、R=1，则两个与非门通过竞争，锁存器输出一个稳定状态。 当S=1、R=1 时，两个与

11、非门解除封锁，各自的输出由反馈线确定，锁存器输出状态不变。 当S=0、R=1 时，Q=1, 由于R=1，所以=0。 当S=1、R=0 时，Q=1，由于S=1，所以 Q=0。 当S=0、R=0 时，Q=0，Q=0。不是状态 1，也不是状态 0，因此S=0、R=0 的输入情况不允许出现。 由次态卡诺图得到如下特性方程：1nnQSRQ1RS 具有约束条件 SRQ0001111001.111xx.00Qn+10.由次态卡诺图得到如下特性方程：1nnQSRQ1RS 具有约束条件 由特性方程可得到图5-9所示的状态图 图5-10 与非门组成的SR锁存器动作时序图 011011SR10.【例【例5-1】 试

12、使用试使用SR锁存器设计消除机械开关弹跳影响的电路。锁存器设计消除机械开关弹跳影响的电路。解：图解：图5-12所示电路是常用来消除机械开关弹跳影响的电路。机械开关在所示电路是常用来消除机械开关弹跳影响的电路。机械开关在接点紧密接触前，会发生多次的弹跳，虽然弹跳的时间很短，但是会产生接点紧密接触前，会发生多次的弹跳，虽然弹跳的时间很短，但是会产生断续的电压信号。断续的电压信号。图图5-12b所示的电路可以有效地消除接点弹跳的影响。所示的电路可以有效地消除接点弹跳的影响。图5-12 消除开关弹跳影响的原理与电路 74LS279是四与非门是四与非门SR锁存器，其中的两个锁存器具有锁存器，其中的两个锁

13、存器具有2个置位输入端。个置位输入端。置位和复位输入都是低电平有效。该锁存器只输出置位和复位输入都是低电平有效。该锁存器只输出Q端信号。端信号。74LS279的符号如图5-11所示5.3 SR触发器触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要求锁存器按一定的时间节拍进行工作，这就需要用一个控制端进行同步控要求锁存器按一定的时间节拍进行工作，这就需要用一个控制端进行同步控制，这个控制端一般被称为触发端或门控端。具有触发端的锁存器称为触发制，这个控制端一般被称为触发端或门控端。具有触发端的锁存器称为触发器。器。

14、带触发端的带触发端的SR锁存器电路如图锁存器电路如图5-13所示所示.图图5-13电平触发电平触发SR触发器触发器当触发信号当触发信号C为为1时，时，S、R信号可以通过信号可以通过G3、G4门，这时门，这时SR触发器的功能同触发器的功能同或非门结构的或非门结构的SR锁存器，而触发信号锁存器，而触发信号C为为0时，时，S、R信号被封锁。信号被封锁。1nnQSRQ 约束条件 0RS 1nnQSRQ 约束条件 0RS 电平触发SR触发器的状态图如图5-15所示。 图5-16 电平触发SR触发器动作时序图 5.4 D触发器触发器5.4.1 电平触发电平触发D触发器触发器对电平触发对电平触发SR触发器稍

15、加改动，就形成了图触发器稍加改动，就形成了图5-17所示的电平触发所示的电平触发D触发器触发器由图看出，在触发信号由图看出，在触发信号C为低电平时，为低电平时，G3与与G4两门被封锁输出高电平，两门被封锁输出高电平，触发器输出保持不变。当触发信号触发器输出保持不变。当触发信号C为高电平时，为高电平时，D信号控制触发器输出，信号控制触发器输出，由图看出，在触发信号由图看出，在触发信号C为低电平时，为低电平时，G3与与G4两门被封锁输出高电平，两门被封锁输出高电平，触发器输出保持不变。当触发信号触发器输出保持不变。当触发信号C为高电平时，为高电平时，D信号控制触发器输出，信号控制触发器输出，74L

16、S75是电平触发是电平触发D触发器。该器件内部具有触发器。该器件内部具有4个个D触发器，每两个触发器，每两个D触发触发器共用一个电平触发信号，该电路的符号如图器共用一个电平触发信号，该电路的符号如图5-19所示，功能如表所示，功能如表5-7所示。所示。由由74LS75的电路图可知，当触发信号的电路图可知，当触发信号C=1时，时，G3门解除封锁，门解除封锁，D端信号端信号可以随时控制输出可以随时控制输出Q的状态；当触发信号的状态；当触发信号C=1时封锁时封锁G4门，使门，使G2门输出门输出到到G4门输入的反馈线失效。当门输入的反馈线失效。当C=0时，封锁时，封锁G3门，使门，使D信号失去作用；信

17、号失去作用；同时使同时使G4门解除封锁，门解除封锁，G2门输出到门输出到G4门输入的反馈线起作用，使触发器门输入的反馈线起作用，使触发器保持保持Q的状态。的状态。【例【例5-2】 试设计一个输入试设计一个输入09数字的按键电路，要求对按键信号锁存并数字的按键电路，要求对按键信号锁存并显示。显示。解：按照题目要求，使用解：按照题目要求，使用74LS147进行进行09数字按键编码，使用四数字按键编码，使用四D锁存锁存器器74LS75锁存按键信号，并使用锁存按键信号，并使用BCD-7段译码器段译码器74LS247译码，推动共阳译码，推动共阳极数码管显示。所设计电路如图极数码管显示。所设计电路如图5-

18、20所示。所示。 图5-20 按键锁存译码显示电路 5.4.2边沿触发的维阻结构边沿触发的维阻结构D触发器触发器1边沿触发的维阻结构边沿触发的维阻结构D触发器工作原理触发器工作原理边沿触发的维阻结构边沿触发的维阻结构D触发器原理图与符号图如图触发器原理图与符号图如图5-21所示。所示。该触发器的触发引脚连接时钟信号该触发器的触发引脚连接时钟信号CLKClock），），CLK的上升沿触的上升沿触发该触发器，使触发器输出状态变化。时钟信号也常用发该触发器，使触发器输出状态变化。时钟信号也常用CPClockPulse表示。表示。= 在时钟信号 CLK 为低电平时，该触发器 G3、G4门输出高电平，G

19、3反馈到 G5，G4反馈到G6的两根反馈线解除 G5和 G6门的封锁，使 Qm=D，mQ=D。 若 D=1，则 Qm=1，mQ=0。当 CLK 为高电平时，G4门输出为 0，随后具有如下动作： G4门到 G6门的反馈线（置1维持线）使Qm=1，G4门到 G3门的反馈线（置0阻塞线）使G3输出为1，这时即使 D 信号发生改变，G3、G4两门的输出保持时钟为高电平前时刻的D 信号值。 G3门为 1，G4门为 0，使触发器 Q=1，Q=0。 图5-21 边沿触发的维阻结构D触发器 若 D=0，则 Qm=0，mQ=1。当 CLK为高电平时，G3门输出为 0，随后具有如下动作： G3门到 G5门的反馈线

20、（置0 维持线）使mQ=1；Qm=0 使 Q4输出为 1，G5门到 G6门的反馈线（置 1 阻塞线）使 G6输出为 1，这时即使 D 信号发生改变，G3、G4两门的输出保持时钟为高电平前时刻的 D 信号值。 G3门为 0，G4门为 1，使触发器 Q=0，Q=1。 2触发器的异步置位、复位端触发器的异步置位、复位端 触发器的异步输入端直接影响触发器输出而与触发器的异步输入端直接影响触发器输出而与CLK脉冲没有关系，通常脉冲没有关系，通常异步输入端是置位端标记为异步输入端是置位端标记为PRE、 或或SET和复位端标记为和复位端标记为CLR、 或或RESET），在有效电平时，使触发器异步置位或是复位

21、。），在有效电平时，使触发器异步置位或是复位。DSDR图5-22 具有异步置位和复位端的边沿触发双D触发器74LS74逻辑图与引脚排列图 图5-23 触发器74LS74组成的2分频电路与波形 *5.4.3 基于CMOS传输门的D触发器自己看）图5-24所示的是基于CMOS传输门的D触发器。 若是DR=1、DS=1，则 G5、G7、G6、G8四门解除封锁。 当 CLK 为低电平时，G=1，G=0，TG1导通，TG2截止，D 端信号经过 TG1到达TG3，使Q=D。由于 TG3截止，TG4导通，使 G7、G8两门组成的触发器保持原数据不变。 当 CLK 由低电平变为高电平，G=0，G=1，TG1截

22、止，TG2导通，由 G5、G6组成的触发器锁存 D 信号。同时 TG3导通，TG4截止，使 Q=D，=D。 由以上分析可知，基于 CMOS 传输门的 D 触发器是主从触发器，其中 G5、G6组成主触发器，G7、G8组成从触发器。 异步置 1：DS=0 时实现异步置 1 功能。若是DR=1、DS=0，则 G6、G8解除封锁，G5、G7被封锁。若是 CLK 为低电平，则 TG1导通，TG2、TG3截止，TG4导通，G7门输出的低电平经过 TG4、非门 G10输出使 Q=1；若是 CLK 为高电平，则 TG1截止，TG2、TG3导通，TG4截止，G5门输出的低电平经过 TG3、非门 G10输出使 Q

23、=1。 异步置 0：DR=0 时实现异步置 0 功能。若是DR=0、DS=1，则 G6、G8被封锁，G5、G7解除封锁。若是 CLK 为低电平，则 TG1导通，TG2、TG3截止，TG4导通，G8门输出的低电平，经过 G7门反相输出的高电平经过 TG4、非门 G10输出使Q=0；若是 CLK 为高电平，则 G1截止，TG2、TG3导通，TG4截止，G6门的输出低电平，经过 TG2、G5门反相输出的高电平经过非门 G10输出使 Q=0。 5.4.4D触发器的特性方程与状态图触发器的特性方程与状态图从前面所述的从前面所述的D触发器特性表，可以得到图触发器特性表，可以得到图5-25所示的所示的D触发

24、器次态卡触发器次态卡诺图。诺图。由由D触发器的次态卡诺图，可以得到如下的触发器的次态卡诺图，可以得到如下的D触发器特性方程：触发器特性方程：1nQD5.5.1脉冲触发的脉冲触发的JK触发器触发器脉冲触发的脉冲触发的JK触发器如图触发器如图5-27所示。所示。该触发器具有该触发器具有Q到到G8门和门和到到G7门的反馈线，正是这两条反馈线，使门的反馈线，正是这两条反馈线，使JK触发器消除了关于触发器消除了关于J、K输入信号的约束条件。输入信号的约束条件。QJ 端起作用的条件是1Q ，K 端起作用的条件是 Q=1。 当 CLK=0 时，G7与 G8两门被封锁，因此触发器保持原状态。 当 CLK=1

25、时，G7与 G8两门解除封锁，则有： （1）J=0、K=0 时保持 这时 G7与 G8两门输出 1，主触发器输出保持不变；当 CLK=0 时，从触发器输出 Q 保持原状态。 （2）J=0、K=1 时置 0 若是从触发器 Q=1、Q=0， 则有 G7输出1，G8输出 0， 主触发器 Qm=0，m1Q； 当 CLK=0时，从触发器输出 Q=0。 若是从触发器 Q=0、Q=1， 则有 G7输出1，G8输出 1，主触发器输出保持不变；当 CLK=0时，从触发器输出 Q 保持。 （3）J=1、K=0 时置 1 若是从触发器 Q=1、Q=0， 则有 G7输出1，G8输出 1，主触发器输出保持不变；当 CL

26、K=0时，从触发器输出 Q 保持。 若是从触发器 Q=0、Q=1，则有 G7输出 0，G8输出 1，主触发器输出 Qm=1，mQ=0；当CLK=0 时，从触发器输出 Q=1。 （4）J=1、K=1 时翻转 若是Q=1、Q=0，则有 G7输出 1，G8输出 0，主触发器输出 Qm=0，mQ=1；当 CLK=0 时，从触发器输出 Q=0。 若是Q=0、Q=1，则有 G7输出 0，G8输出 1，主触发器输出 Qm=1，mQ=0；当 CLK=0 时，从触发器输出 Q=1。 给定J、K信号时序波形下的脉冲触发的JK触发器时序如图5-28所示 表5-9 脉冲触发的JK触发器的特性表 5.5.2边沿触发的边

27、沿触发的JK触发器触发器1基于时钟边沿检测的边沿触发基于时钟边沿检测的边沿触发JK触发器触发器（1工作原理工作原理基于时钟边沿检测的基于时钟边沿检测的JK边沿触发器如图边沿触发器如图5-29所示。所示。图中G1、G3两个门组成J端时钟边沿触发电路，G2、G4两个门组成K端时钟边沿触发电路。 图中G1、G3两个门组成J端时钟边沿触发电路，G2、G4两个门组成K端时钟边沿触发电路。 CLK 为高电平时，与非门 G1解除封锁，X 点的逻辑电平随 J 端变化： 若 J 端为低电平，使 X 为高电平，使 J 为高电平。 若 J 端为高电平，使 X 为低电平；由于 CLK 为高电平，或门 G3被封锁，输出

28、 J 为高电平。在此情况下，当 CLK 从高电平跳变到低电平，G3门解除封锁，由于G1门传输延迟时间的影响使 X 暂时为低电平，所以 J 为低电平；经过 G1门的传输延迟时间，X 为高电平，G3门被封锁，J 返回高电平。J 的低电平维持时间与 G1门的传输延迟时间有关；上述动作波形如图 5-30（b）所示。正是 J 的短时间低电平，使其后的 SR 锁存器触发。通常通过芯片设计使与非门 G1的传输延迟时间较长，所以 J 的低电平持续时间足可以使其后的与非门 SR 锁存器实现翻转。 K 端触发电路与 J 端相同，所以可以实现 JK 触发器的触发功能。 当 K=0、J=0 时，无论 CLK 是 0

29、还是 1，G3、G4两门输出高电平，与非门 SR 锁存器处于保持状态。 *（2集成触发器集成触发器74LS73（自己看）（自己看）图图5-31所示的是集成所示的是集成JK触发器触发器74LS73的逻辑电路与逻辑符号图，该触的逻辑电路与逻辑符号图，该触发器就是具有时钟边沿检测电路的下降沿触发发器就是具有时钟边沿检测电路的下降沿触发JK触发器，其触发电路与触发器，其触发电路与图图5-30所示的时钟边沿触发电路基本相同只是增加了两对受触发器输出所示的时钟边沿触发电路基本相同只是增加了两对受触发器输出端控制的与门端控制的与门G3、G4和和G5、G6）。）。触发器置 1 过程： 设触发器初始状态0Q ，

30、1Q ，J=1，K=0。 当 CLK=0 时，门 Q3=0、Q6=0，Q7=1、Q8=1; 1Q 使 Q4=1，保证 Q=0。0Q 使 Q5=0，保证1Q ，这时输出保持不变。 当 CLK=1 时，门G3与 G6解除封锁，接替 G4与 G5门的工作，保持 SR 锁存器输出不变，经过一段延迟后 G7门输出7CLK0QJ Q和 G8门输出8CLK1QK Q。 当 CLK 下降沿到来时，G3门输出3CLK0QQ，G4门输出470QQQ，G5门输出580QQQ，G6门输出6CLK0QQ；虽然 CLK 下降沿出现，但由于 G7和 G8门存在延迟时间，所以 Q7=0 和 Q8=1 的状态暂时不会改变，这时

31、会出现暂短的 Q3=0 和 Q4=0的状态，使1Q 。由于 Q=1 和 Q8=1 使 Q5=1，0Q ，触发器置 1。 经过暂短的延迟之后，CLK=0 使 Q7=1 和 Q8=1，但是对RS 锁存器的状态已无任何影响，同时由于CLK=0 将 G7和 G8封锁， 即使 J 端和 K 端发生变化对触发器也不会有任何影响。 *2边沿触发的维阻结构JK触发器自己看）边沿触发的维阻结构JK触发器如图5-32所示。 在 CLK=0 时，G3、G4两门输出为 1，解除了 G6、G7、G8三门的封锁，使 Qm按照表达式mQJQKQ变化。 在 CLK=1 时，触发器输出 Q=Qm。 当 J=0，K=0 时，Qm

32、=Q，则触发器保持原状态。 当 J=0，K=1 时，Qm=0，则触发器置 0。 当 J=1，K=0 时，Qm=1，则触发器置 1。 当 J=1，K=1 时，Qm=Q，则触发器翻转。 图5-33 给定J、K信号时序波形下的边沿触发JK触发器时序图5.5.3JK触发器的特性方程与状态图触发器的特性方程与状态图从前面所述的从前面所述的JK触发器特性表，可以得到图触发器特性表，可以得到图5-34所示的所示的JK触发器次态卡诺触发器次态卡诺图。图。由由JK触发器的次态卡诺图，可以得到如下的触发器的次态卡诺图，可以得到如下的JK触发器特性方程：触发器特性方程：1nnnQJQKQ5.6 T触发器触发器 使用

33、使用JK触发器可以很容易组成触发器可以很容易组成T触发器。所谓触发器。所谓T触发器就是有一个控触发器就是有一个控制信号制信号T，当，当T信号为信号为1时，触发器在时钟脉冲的作用下不断地翻转，而当时，触发器在时钟脉冲的作用下不断地翻转，而当T信号为信号为0时，触发器状态保持不变。时，触发器状态保持不变。（2T触发器特性方程触发器特性方程由特性表，得到由特性表，得到T触发器特性方程如下：触发器特性方程如下：1nnnQTQTQ5.7 触发器的电特性触发器的电特性PDF）使用触发器过程中不仅要掌握其功能特性，还要注重其电气特性。使用触发器过程中不仅要掌握其功能特性，还要注重其电气特性。5.7.1 74

34、LS74的电特性的电特性 2推荐工作条件3静态电特性 4开关特性5.7.2 74HC74的电特性(见PDF文件）74HC74是基于CMOS传输门的双D触发器，下面介绍该触发器的电特性。 图5-39 74HC74的交流参数示意图 5.8 锁存器与触发器电路分析锁存器与触发器电路分析分析步骤：分析步骤： 确认锁存器、触发器的类型、动作特点。确认锁存器、触发器的类型、动作特点。 写出锁存器、触发器电路输出端的逻辑函数式。写出锁存器、触发器电路输出端的逻辑函数式。 写出锁存器、触发器输入端写出锁存器、触发器输入端R-S、D、J-K的逻辑函数式。的逻辑函数式。 写出触发器异步输入端写出触发器异步输入端S

35、D、RD的逻辑函数式。的逻辑函数式。 将第将第步写出的逻辑函数式代入锁存器、触发器特性方程，得到锁存器、步写出的逻辑函数式代入锁存器、触发器特性方程，得到锁存器、触发器次态函数式。触发器次态函数式。按照异步输入端按照异步输入端SD、RD的逻辑函数式确定锁存器、触发器状态。的逻辑函数式确定锁存器、触发器状态。对于锁存器，按照输入信号的电平变化划分区间，并将锁存器输入信号电对于锁存器，按照输入信号的电平变化划分区间，并将锁存器输入信号电平代入锁存器的次态函数式，得到锁存器次态，并画出该区间锁存器输出端平代入锁存器的次态函数式，得到锁存器次态，并画出该区间锁存器输出端的电平。的电平。对于触发器，按照

36、时钟的有效边沿或是有效电平变化划分区间，将触发器对于触发器，按照时钟的有效边沿或是有效电平变化划分区间，将触发器时钟有效边沿或是电平时的触发器输入信号电平代入触发器的次态函数式，时钟有效边沿或是电平时的触发器输入信号电平代入触发器的次态函数式，得到触发器的次态，并画出该区间触发器输出端的电平。得到触发器的次态，并画出该区间触发器输出端的电平。由电路输出端的逻辑函数式，得到电路输出端状态，并画在时序图上。由电路输出端的逻辑函数式，得到电路输出端状态，并画在时序图上。【例【例5-3】 图图5-40所示的是与非门结构的所示的是与非门结构的RS锁存器，试按照锁存器，试按照 、 信号信号波形画出波形画出

37、Q端和端和 端的波形。端的波形。 、 SRQ区间 1：S=1、R=0，1nnQSRQ=0，置 0。 区间 2：S=1、R=1，10 1nnnnQSRQQQ，保持状态 0。 区间 3：S=0、R=1，11 11nnnQSRQQ ，置 1。 区间 4：S=1、R=1，10 1nnnnQSRQQQ，保持状态 1。 区间 5：S=1、R=0，1nnQSRQ=0，置 0。 区间 6：S=0、R=0，11 11nnnQSRQQ ，属于不允许输入，应该考虑端，按照与非门结构锁存器工作原理，Q=1。 区间 7：S=0、R=1，11 11nnnQSRQQ 。 区间 8：S=1、R=1， 10 1nnnnQSRQ

38、QQ，保持状态 1。 【例【例5-4】 同步锁存器同步锁存器电路如图电路如图5-41a所所示，试按照图示，试按照图5-41b所示的所示的CP、S和和R端波端波形，画出输出形，画出输出Q和和 端的波形。端的波形。 Q区间 1：S=1、R=0，1nnQSRQ=1。 区间 2：S=0、R=1，1nnQSRQ=0。 区间 3：S=1、R=0，1nnQSRQ=1。 区间 4：S=1、R=1，1nnQSRQ=1， 不满足约束方程0RS ，根据该锁存器特点，11nQ。 区间 5：S=0、R=1，1nnQSRQ=0。 区间 6：S=0、R=0，1nnnQSRQQ。 区间 7：S=1、R=0，1nnQSRQ=1

39、。 区间 8：S=0、R=0，1nnnQSRQQ。 区间 9：S=0、R=1，1nnQSRQ=0。 【例【例5-5】 JK触发器如图触发器如图5-42a所示，试根据图所示，试根据图5-42b给出的输入给出的输入端端CP、J、K、RD的波形，画出该触发器输出端的波形，画出该触发器输出端Q的波形。的波形。第 1 脉冲的上升沿：J=0，K=0，1nnnnQJQKQQ。 第 2 脉冲的上升沿：J=0，K=1，10nnnQJQKQ。 第 3 脉冲的上升沿：J=1，K=0，11nnnnnQJQKQQQ。 第 4 脉冲的上升沿：J=0，K=1，10nnnQJQKQ。 第 5 脉冲的上升沿：J=1，K=0，11nnnnnQJQKQQQ。 【例【例5-6】 图图5-43a显示的是一个双显示的是一个双D触发器组成的分频电路，试画出触发器组成的分频电路，试画出在图在图5-43b所示所示CP脉冲作用下，该电路脉冲作用下，该电路Q1、Q2和输出端和输出端Z的波形。设的波形。设各个触发器初始状态为各个触发器初始状态为0。 首先写出各个触发器 D 端逻辑函数式 12DQ 21DQ 由 D 触发器特性方程1nQD，得到触发器输出端 Q 端和端的次态函数式 1112nQDQ 1221nQDQ 考虑异步复位端的影响，有D21RQ 该电路输出 Z 的逻辑函