实验四 集成计数器及其应用

1、数字电路与逻辑设计实验实验四 集成计数器及其应用实验性质：设计性一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用。掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计数脉冲

2、是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。一些常用的计数器如表4-4-1所示。表4-4-1序号名称型号说明1十进制同步计数器74LS160同步预置、异步清零2四位二进制同步计数器74LS161同步预置、异步清零3十进制同步计数器74LS162同步预置、同步清零4四位二进制同步计数器74LS1

3、63同步预置、同步清零5十进制同步加/减计数器74LS190异步置数、无清零端、单时钟输入74LS192异步置数、异步清零、双时钟输入6四位二进制同步加/减计数器74LS191异步置数、无清零端、单时钟输入74LS193异步置数、异步清零、双时钟输入7异步二五十进制计数器74LS290异步清零、异步置9 下面我们以74LS160、74LS161、74LS190、74LS193、74LS290为例，介绍计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。1. 四位二进制同步计数器74LS161其功能见表4-4-2所示,计数范围015。表4-4-2 输入 输出 功能 CTP CT

4、T CP D0 D1 D2 D3Q0 Q1 Q2 Q30 x x x x x x x x1 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置1 1 1 1 x x x x加计数1 1 0 x x x x x x保持禁止计数 1 1 x 0 x x x x x保持禁止计数CP:时钟输入端，上升沿有效；Q0Q3：计数器输出端；CO:进位输出端；D0D3:并行数据输入端；CTT,CTP:计数控制端；:同步并行置入控制端，低电平有效；:异步清除输入端，低电平有效。该器件具有异步清零、同步预置数功能。当=0时，计数器清零，Q3Q2Q1Q0=0000，与CP无关；当=

5、1、=0时，在CP脉冲上升沿的作用下，D3D0输入的数据d3 d2 d1 d0被置入计数器，即Q3Q2Q1Q0=d3 d2 d1 d0.进位输出CO= Q3Q2Q1Q0。当CTT=CTP=1时，在CP脉冲上升沿作用下进行加计数。而在CTT和CTP中有低电平时，计数器保持原状态不变。因此，利用CTT、CTP和CO可级联成多级计数器。当计到最大数15时（Q3Q2Q1Q0=1111），CO=1,而小于15时，CO=0，所以CO可作后级计数器CTT、CTP端的控制信号，从而实现多级计数器间的级联。下面介绍几个用74LS161构成N 进制计数器的方法。利用异步清零功能构成N进制计数器利用异步清零功能构成

6、N进制计数器时，当计到N个CP脉冲时，将Q0Q3中的高电平通过与非门将输出的低电平加到异步清零端上，使计数器回到初始的O状态，从而实现了N进制。这时并行数据输入端D0D3可接任意数据。用74LS161构成的十一进制计数器，其电路如图4-4-1所示。 图4-4-1 反馈清零法利用同步预置功能构成N进制计数器 利用同步预置功能构成N进制计数器时，并行数据输入端D0D3应接计数起始数据。通常从0开始计数，这时D0D3应接低电平。当计到(N-1)个CP脉冲时，将Q0Q3中的高电平通过与非门将输出的低电平加到同步置入控制端上，这样当输入第N个CP脉冲时，计数器将被置数到0，回到初始的计数状态，从而实现了

7、N进制计数。用74LS161构成的十一进制计数器，其电路如图4-4-2所示。 图4-4-2 置数归零法还可以用预置补数法构成N进制计数器。电路连接方式见图4-4-3所示（两电路功能相同）。此电路的工作状态为515。预置端D3D2D1D0 =0101，输出端Q3Q2Q1Q0=1111（此时CO=1）。这样，计数器从5开始计数，到15后回到5。由于74LS161为16进制，对模N计数器可利用预置（16-N）的方法实现。也可利用015中任一段11个状态来实现模11，如212，414等。 图4-4-3 预置补数法计数器位数的扩展74LS161为M16加计数器，要实现模数大于16计数器，可将多片74LS

8、161级联，进行扩展。图4-4-4为构成M166的同步加计数器的逻辑电路图。166的最大状态为165，二进制数为10100101，需两片74LS161。两片的CP端连在一起，接成同步状态；片(1)的进位输出CO端接片(2)的CTT、CTP ，保证片(1)的Q3Q2Q1Q0由1111回到0000时，片(2)加1。就是说，片(1)每个CP脉冲进行加一计数，片(2)每第16个CP脉冲进行加一计数。最后，在输出Q7Q6Q5Q4Q3Q2Q1Q0=10100101时，由两片的端回到0。 图4-4-4 74LS161构成M166同步加计数器 上图是利用同步预置功能实现的位数扩展，也可以用异步清零功能实现该电

9、路，只不过是输出的二进制数加1而已。2.十进制同步加法计数器74LS16074LS160的功能同表4-4-2所示，它与74LS161的功能完全相同，但它是十进制计数器，当计数状态计到1001时，即产生进位输出，并重新由0000开始计数，计数范围09。用74LS160构成N进制计数器的方法可参见74LS161的设计方法，在这里就不再赘述。图4-4-5为用两片74LS160构成60进制计数器的电路图，初态为0000。 图4-4-5 74LS160构成60进制计数器3.十进制同步加/减计数器74LS19274LS192是具有异步清零、异步预置功能的双时钟十进制同步加/减计数器。引脚排列如图4-4-6

10、所示。功能见表4-4-3所示。表4-4-3 输入 输出 功能 CR CPU CPD D0 D1 D2 D3Q0 Q1 Q2 Q31 x x x x x x x0 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置0 1 1 x x x x加计数0 1 1 x x x x减计数0 1 1 1 x x x x保持禁止计数 图4-4-6 74LS192引脚图CR：异步清零端，高电平有效；：异步并行置入控制端，低电平有效；CPu¾¾加计数时钟输入端，上升沿有效；CPD¾¾减计数时钟输入端，上升沿有效； ¾¾

11、借位输出端，低电平有效；¾¾进位输出端，低电平有效；Q0Q3：计数器输出端；D0、D1、D2、D3：并行数据输入端。当CR=1时，计数器清零（称为异步清零），与CPD、CPu无关；CR=0，只要=0时，D0D3端输入的数据d0d3就被置入计数器，Q0Q1Q2Q3= d0d1d2d3。当CR=0，=1时，执行计数功能。若CPD=1，由CPu端输入计数脉冲时，进行加计数；CPu=1，由CPD端输入计数脉冲时，进行减计数；CPu=CPD=1时，计数器保持原状态不变。当加计数到最大数9 （Q0Q1Q2Q3=1001）时，CPu脉冲下降沿使端变为低电平。如再输入一个CPu脉冲的上升沿

12、时，端又变为高电平，输出上升沿的进位信号。当减计数到0000时，端变为低电平，如再输入一个CPD脉冲上升沿时，端也会输出一个上升沿的借位信号，同时计数器回到最大数。计数器级联时，需将、依次和后级计数器的 CPu、 CPD相连。 下面介绍用74LS192构成N 进制计数器的方法。利用异步清零功能构成N进制计数器利用异步清零功能构成N进制计数器时，当计到N个CP脉冲时，将输出Q1Q4中为高电平的信号，通过与门加到CR端上，使计数器回到初始0的状态，从而实现N进制计数器。图4-4-7为74LS192构成六进制加计数器。 图4-4-7 74LS192构成六进制加计数器利用异步预置数功能构成N进制计数器

13、利用异步预置数功能构成N进制计数器时，当计到N个CP脉冲时，将输出Q1Q4中为高电平的信号，通过与非门加到端上，使计数器回到初始计数状态，从而实现N进制计数器。应当指出，这时D0D1D2D3应接计数器起始数据，通常接入低电平0。4-4-8为74LS192构成六进制加计数器。 图4-4-8 74LS192构成六进制加计数器多级计数器的串行级联 将低位计数器的进位输出、借位输出分别和高位计数器的加计数时钟端CPu、减计数时钟端CPD相连。D0D3接计数起始数据。 当进行加计数时，应取CPD=1，由CPu端输入计数脉冲。当计到最大数（1001）时，如再输入一个计数脉冲，则本位计数器回到0，同时端向高

14、位送出进位脉冲，使高位加1。当进行减计数时，应取CPu=1，由CPD端输入计数脉冲，当减到0000时，如再输入一个减计数脉冲，计数器变为最大值。同时端送出一个借位脉冲，使高位减1。图4-4-9所示为100进制加/减计数器，D0D3可接任意数据。如进行减计数时，通常取D3D20D1D0=0000。 图4-4-9 74LS192级联成100进制加/减计数器计数器级联成60进制减计数器个位计数器取D3D20D1D0=0000，十位计数器取D3D20D1D0=0110.减计数脉冲由个位的CPD输入，借位输出端和十位6计数器的CPD相连，并将其和相连，便构成60进制减计数器。电路如图4-4-10所示。

15、图4-4-10 74LS192级联成60进制减计数器 4.4位二进制同步加/减计数器74LS193 74LS193是具有异步清零和异步预置功能的双时钟4位二进制同步加/减计数器。功能见表4-4-3所示。用法可参考74LS192,。5. 异步二-五-十进制计数器74LS290 该器件是具有异步清零和异步置9功能的二-五-十进制计数器。功能见表4-4-4所示。表4-4-4 输入 输出 功能R0A R0B S9A S9B CP（CP0 、CP1）Q0 Q1 Q2 Q31 1 0 x x1 1 x 0 xx x 1 1 x0 0 0 00 0 0 01 0 0 1异步清零异步清零异步置9x 0 x 0

16、 0 x 0 x 0 x x 0 x 0 0 x 加计数加计数加计数加计数CP0：二分频时钟输入端，下降沿有效；CP1:五分频时钟输入端，下降沿有效；Q0Q3：计数器输出端；R0A、R0B：异步清零端；S9A 、 S9B ：异步置9端。当R0A=R0B=1,同时S9A 、 S9B 中有低电平时，计数器清零，Q0Q1Q2Q3=0000，当S9A = S9B=1，不论R0A和R0B为何电平，则计数器置9，即Q0Q1Q2Q3=1001；当R0A、R0B和S9A 、 S9B 中同时有低电平时，计数器进行计数操作：.构成十进制计数器有两种方法。如将CP1 和Q0相连，CP0 输入计数脉冲时，构成8421

17、BCD计数器；如将Q3和CP0 相连，CP1 输入计数脉冲时，则构成5421BCD计数器。.构成二进制和五进制计数器。CP0 输入计数脉冲，Q0输出二分频信号；CP1 输入计数脉冲，Q3输出五分频信号。将Q3和后级时钟端相连可级联成多级计数器。由74LS290构成十进制计数器由74LS290构成的8421BCD码十进制计数器电路如图4-4-11所示。将CP1 和Q0相连，CP0 作计数脉冲输入端CP，由Q0Q3输出。由74LS290构成的5421BCD码十进制计数器电路如图4-4-12所示。将CP0 和Q30相连，CP1作计数脉冲输入端CP，从高位到低位的输出端为由Q0、Q3、Q2、Q1。 图

18、4-4-11 由74LS290构成的8421BCD码十进制计数器电路 图4-4-12 由74LS290构成的5421BCD码十进制计数器电路利用异步清零功能构成的九进制计数器由74LS290构成的8421BCD码九进制计数器电路如图4-4-13所示。计数器计到9时，输出状态为Q0Q1Q2Q3=1001，将Q3 和Q0分别与R0A、R0B相连，这时计数器回到初始的0状态，从而实现九进制计数器。参考图4-4-12，可构成5421BCD码九进制计数器电路。级联成44进制计数器 电路如图4-4-14所示。当计数器计到44时，输出状态为Q3Q2Q1Q0Q3 Q2 Q1 Q0=01000100,将所有高电

19、平通过与门同时加到两个计数器的R0A和R0B端上，使计数器回到初始的0状态。 图4-4-13 由74LS290构成的8421BCD码九进制计数器电路 图4-4-14 由74LS290级联成44进制计数器电路三.实验仪器及器件现代电工电子综合实验装置数字万用表双踪示波器74LS20、74LS160、74LS161、74LS192、74LS193、74LS290、74LS138、74LS151四、预习报告要求熟悉以上各芯片的管脚排列及其工作原理。掌握集成计数器的使用方法。五、实验内容验证74LS160的模10计数器功能。并分别实现7进制、26进制计数器。绘出逻辑电路图并验证其正确性。验证74LS1

20、61的模16计数器功能。并分别实现7进制、26进制计数器。绘出逻辑电路图并验证其正确性。顺序脉冲发生器设计。用74LS161和74LS138构成顺序脉冲发生器电路。绘出逻辑电路图并验证其正确性。用示波器观察并记录输入/出波形。 验证74LS192的模10加/减计数器功能。实现26进制加和减计数器功能。绘出逻辑电路图并验证其正确性。序列信号发生器设计。用74LS161和74LS151设计一个脉冲序列发生器，使其在一系列脉冲的作用下，输出端能周期性的输出0010110111的脉冲序列。用示波器观察并记录输入/出波形。 六、实验报告要求按照“五.实验内容”的要出设计的全过程，画出电路逻辑图，记录实验

21、结果； 实验五 MSI移位寄存器及555定时器的应用实验性质：设计性一、实验目的掌握移位寄存器的工作原理及其应用；掌握555定时器的工作原理及其应用；了解简单数字系统实验、调试及故障排除方法。二实验原理1.移位寄存器具有移位功能的寄存器称为移位寄存器。按功能分，可分为单向移位寄存器和双向移位寄存器两种；按输入与输出信息的方式分，有并行输入并行输出，并行输入串行输出，串行输入并行输出，串行输入串行输出及多功能方式五种。在使用移位寄存器时，可根据任务要求，从器件手册或有关资料中，选出合适器件，查出该器件功能表，掌握其器件功能特点，就可以正确地使用。74LS194是四位并行存取双向移位寄存器，功能表

22、如表4-5-1所示。其中，S1 、S0为控制端，控制方式如上表所示。由功能表可知，该移位寄存器具有左移、右移、并行输入数据、保持及清除等五种功能。表4-5-1 74LS194功能表 输入输出清除时钟模式串行并行QA QB QC QDS1S0左 右A B C D01111111XLXX100110XX111000X XX XX XX 1X 01 X0 XX XX X X XX X X Xa b c dX X X XX X X XX X X XX X X XX X X X0 0 0 0QA0 QB0 QC0 QD0a b c d1 QAN QBN QCN0 QAN QBN QCNQBn QCn Q

23、Dn 1QBn QCn QDn 0QA0 QB0 QC0 QD0说明：a、b、c、d=输入A、B、C或D端相应的稳定态输入电平。QA0 QB0 QC0 QD0=在规定的稳态输入条件建立之前，QA、QB QC QD 相应的电平。QAN QBN QCN=在最近的时钟上升沿跳变之前QA、QB QC 相应的电平。 四位双向通用移位寄存器74LS194的应用举例:移位寄存器的级联为了增加移位寄存器的位数，可在CP移位脉冲的驱动能力范围内，将多块移位寄存器级联扩展，以满足字长的要求。图4-5-1所示为两块移位寄存器74194的级联连接图。其功能与单个移位寄存器的功能类似。 图4-5-1 多位移位寄存器的级

24、联当S0S1=11时，在CP脉冲正沿作用下，D0 D7 的数据被送到Q0 Q7的输出端，移位寄存器完成置数功能。当S0S1=01时，移位寄存器完成左移操作功能。当第八个CP脉冲到来时， Q7 Q0 全部变为“0”。当S0S1=10时，移位寄存器完成右移操作功能。当第八个CP脉冲到来时， Q0 Q7 全部变为“1”。当S0S1=00时，移位寄存器处于保持状态。构成环形计数器环形计数器实际上就是一个环的移位寄存器。根据初态设置的不同，这种电路的有效循环常常是循环移位一个“1”或一个“0”。图4-5-2是由四位移位寄存器74194构成的环形左移移位寄存器的逻辑电路图。将Q0接DSL，=1，取Q3Q2

25、Q1Q0中只有一个1的循环为主循环，即D3D2D1D0=0001。取M1=1，M0先为1，实现并入功能：Q3Q2Q1Q0= D3D2D1D0=0001，然后令M0=0，则随着CP脉冲的输入，电路开始左移环形移位操作，其主循环状态图和波形图分别如图4-5-2(b)、(c)所示。从图4-5-2（b）中可以看出，4个触发器可以形成4个状态，可以做模4计数器。当环形计数器主循环有n个触发器时，模数就为n。从图4-5-2（c）中可以看出，在Q3Q2Q1Q0中只有一个高电平1（也可以只有一个低电平0）依次输出，形成一种节拍脉冲波形，节拍的高电平宽度为一个CP周期。这种电路也称节拍发生器。构成扭环形计数器7

26、4LS194构成的右扭环形计数器的电路图图4-5-3(a)所示，是把Q3接非门后再接右移串入端DSR（若将 接DSL，则构成左扭环形计数器）。4-5-3(b)为右扭环形计数器的状态图。从状态图中可以看出，4个触发器构成扭环计数器时，主循环有8个状态，即n个触发器，扭环计数器为模2n。在触发器个数相同时，模数比环形计数器提高一倍。（a）电路图 (b) 状态图 图4-5-3 74LS194构成的右扭环形计数器 （a） 电路图 (c)主循环波形图 (b) 主循环状态图 图4-5-2 74LS194构成的环形左移移位寄存器2.集成定时器NE555集成定时器是一种模拟、数字混合型的中规模集成电路，只要外

27、接适当的电阻电容等元件，可方便地构成单稳态触发器、多谐振荡器等脉冲产生或波形变换电路。定时器有双极型和CMOS两大类，结构和工作原理基本相似。通常双极型定时器具有较大的驱动能力，而CMOS定时器则具有功耗低，输入阻抗高等优点。图4-5-4（a）、（b）为集成定时器555内部逻辑图及引脚排列。 （a） （b）图4-5-4 集成定时器5551： GND，接地端； 2：，触发输入端；3:OUT，输出端； 4：，直接置零端；5：，控制端； 6：，阈值输入端；7：，放电端； 8：，电源端；从定时器内部逻辑图可见，它含有两个高精度比较器A1、A2，一个基本RS触发器及放电晶体管T。比较器的参考电压由三只5

28、KW的电阻组成的分压提供，它们分别使比较A1的同相输入端和A2的反相输入端的电位为2/3UCD和1/3，如果在引脚5（控制电压端UC）外加控制电压，就可以方便的改变两个比较器的比较电平，若控制电压端5不用时需在该端与地之间接入约0.01mF的电容以清除外接干扰，保证参考电压稳定值。比较器A1的反相输入端接高触发端VB（脚6），比较器A2的同相输入端低触发端（脚2），和控制两个比较器工作，而比较器的状态决定了基本RS触发器的输出，基本RS触发器的输出一路作为整个电路的输出（脚3），另一路接晶体管T的基极控制它的导通与截止，当T导通时，给接于脚7的电容提供低阻放电通路。集成定时器的典型应用： 单稳

29、态触发器单稳态触发器在外来脉冲作用下，能够输出一定幅度与宽度的脉冲，输出脉冲的宽度就是暂稳态的持续时间。图4-5-5为由555定时器和外接定时元件、构成的单稳态触发器。触发信号加于低触发端（脚2），输出信号由脚3输出。在ui端未加触发信号时，电路处于初始稳态，单稳态触发器的输出uo为低电平。若在ui端加一个具有一定幅度的负脉冲，如图4-5-5（b）所示，于是在2端出现一个尖脉冲，使该端电位小于1/3UCD从而使比较器A2触发翻转，触发器的输出uo从低电平跳变为高电平，暂稳态开始。电容CT开始充电，uCT按指数规律增加，当uCT上升到2/3UCD时，比较器A1翻转，触发器的输出uo从高电平返回低电平，暂稳态终止。同时内部电路使电容CT放电，uCT迅速下降到零，电路回到初始稳态，为下一个触发脉冲的到来作好准备。（a） （b）图4-5-5 单稳态触发器电路暂稳态的持续时间tw决定于外接元件RT、CT的