H.264中插补算法的VLSI设计与实现(精)

1、H.264 中插补算法的 VLSI 设计与实现H.264/AVC 是由 ITU 和 ISO/IEC 的专家共同组成的联合视频小组JVT(JointVideoTeam)发展和制定的新一代视频编码国际标准。在相同的视觉感 知质量下，H.264 的传输码率比以往的 H.263、MPEG-等降低了 50 流右。运动 矢量位移的精度越高，则帧间剩余误差越小，压缩比越高。H.263 中采用了半像素估计，在 H.264 中则进一步采用 1/4 像素精度的运动估计。分数运动估计 和运动补偿用到的非整数像素点必须通过插补(in terpolatio n)运算来实现，因而插补运H.264/AVC 是由 ITU 和

2、 ISO/IEC 的专家共同组成的联合视频小组 JVT(JointVideo Team)发展和制定的新一代视频编码国际标准。在相同的视觉感知质量 下，H.264 的传输码率比以往的 H.263、MPEG-等降低了 50 流右。运动矢量位移的精度越高，则帧间剩余误差越小，压缩比越高。 H.263 中采用 了半像素估计，在 H.264 中则进一步采用 1/4 像素精度的运动估计。分数运动 估计和运动补偿用到的非整数像素点必须通过插补(in terpolatio n)运算来实现，因而插补运算的硬件加速对整个H.264 编解码系统性能的提高有重要意义。在 H.264 中采用了 6 抽头 FIR 滤波器

3、的内插获得 1/2 像素位置的值，则 1/4 像素值可通过线性内插获得。而对于常用的4： 2： 0 的视频格式，亮度信号的 1/4 像素精度对应于色度的 1/8 像素的运动矢量，因此需要对色度信号进 行 1/8像素的插补运算。在 H.264 的帧间预测中，4X4是最基本的处理单元， 其 7 种模式都可以划分为 4X4块来进行处理，因而基于面积和时间考虑的 4X4模块的插补电路具有良好的可重用性。文献提出了使用 4 抽头滤波器取代 6 抽头滤波器的算法来实现亮度的 1/2 像素 插补，利于硬件实现。本文在 4 抽头滤波器的基础上提出了可以处理 4X4块的 流水线结构，可以在一个时钟内完成 27

4、个 1/2 像素位置的插补运算。对色度 1/8 像素的插补，本文提出的两级处理的结构，巧妙地利用移位器和加法器取 代了乘法器，节省了硬件开支。1 插补算法原理插补原理示意图如图 1所示。 2个整数像素位置之间的 1/2像素点像素如图 1(a) 中的 a、b、aa 等，是利用一个带权重的 6 抽头有限冲击响应(FIR)滤波器对相 邻整数位置的像素值进行内插得到的，权重值是(1/32，-5/32，5/8，5/8，-5/32，1/32)。如： a=rou nd(A-5*B+20*C+20*D-5*E+F)/32)(1)h=rou nd(A-5*G+20*H+20*l-5*J+K)/32)(2)aa=

5、rou nd(a-5*b+20*c+20*d-5*e+f)/32)(3)=rou nd(h-5*i+20*j+20*k-5*l+m)/32)由于 6 抽头 FIR 的结构比较复杂，文献提出的权重值为(-1/8 , 5/8 , 5/8 ,-1/8)4 抽头 FIR 在对图像质量和比特率影响很小的情况下，可以很大程度地节 省硬件资源。如图 1(b)中：a=rou nd(-1*B+5*C+5*D-1*E)/8)(4)h=rou nd(-1*G+5*H+5*l-1*J)/8)(5)aa=rou nd(-1*b+5*c+5*d-1*e)/8)(6)=rou nd(-1*i+5*j+5*k-1*l)/8)

6、最匹配的 1/2 像素位置确定以后，1/4 像素位置的像素由周围的整数像素位置 像素和1/2 像素位置像素线性插补得到。在常用的 4： 2： 0 采样中，亮度分量 1/4 像素精度的运动矢量应用到色度分量 需要1/8 的像素精度。在色度空间，对整数位置的像素值进行线性插补可以得 到 1/8 像素精度的插补值。如图 1(b)所示，1/8 像素位置的像素 a 是周围整数 位置像素 A，B, C, D的线性组合：a=round(8-x)*(8-y)*A+x*(8-y)*B+y*(8-x)*C+x*y*D/64 (7)2 硬件结构2.1 亮度 1/2 像素插补电路4 抽头 FIR 与 6 抽头 FIR

7、 结构比较如图 2 所示。由图 2 可以看出，4 抽头 FIR 的 结构比 6 抽头 FIR 易于硬件实现。实验表明前者的电路面积和关键路径延时比后者分别减少了 36.2%和 16.0%。4X4块的 1/2 像素精度插补电路的流水线结构图如图3 所示，共有 16 个 4 抽头 FIR，利用一个 6X4 的整数像素点阵列作为缓冲区，每次从存储器中读出8个整数像素点，分别用于 5 个水平 4 抽头 FIR 的输入。每个时钟所有的像素点 都会向下传送一级，图中虚线框处已经计算出了整数像素点周围的所有27 个1/2 像素值，可以输出到并行处理单元同时计算9 个半像素位置的 SAQSunofAbsolu

8、te Differenee)。该架构处理一个 4X4单元需要 8 个时钟，处理一个具 有相同运动矢量的 4X16 块需要 20 个时钟。亮度 1/4 像素的线性插补可以用一个加法器和一个移位器实现。图4 为 4X4块1/4 像素插补电路的结构图，采用两级流水线，输入部分为18 个像素点，利用线性插补生成所需要的 1/4 像素位置像素。在图中虚线框部分可以计算出最佳 1/2 像素点周围的所 有 1/4 像素点，输出给并行处理单元计算 9 个 1/4 像素位 置的 SAD 该架构完成一个 4X4单元需要 6 个时钟，完成一个具有相同运动矢 量的 4X16 块需要 18个时钟。H.264 的帧间预测

9、中，一个宏块（MB）可划分成 16X16、16X& 8X16、8X& 8X4、4X& 4X4不同模式。这 7 种模式都可以划分为 16 个 4X4块分别进 行处理。具有相同整像素运动矢量的纵向相邻4X4 块可以连续处理以节省时钟数。表 1 列出了亮度为 1/2 像素插补和 1/4 像素插补时流水线处理一个宏块不 同模式分别需要的时钟数。2.3 色度 1/8 像素插补电路如果利用乘法器来实现色度 1/8 像素精度的插补电路，对每一个点的插补运算 都要用到 8 个乘法器，无论是面积还是时间都会有很大的开销。变换公式（7） 可得公式（8），可以看出其中含有如（9）式所示的公共

10、运算单元。a=round(8-y)(8-x)XA+xXB+y(8 -x)XC+xXD/64(8) cf=(8- h)XM+XN(9)硬件设计采用两级处理的结构，采用图 5 所示的 CU 单元处理公式（9），色度 1/8 插补电路结构如图 6 所示。由于该结构的两级间比较平衡，非常容易插入 寄存器以减少关键路径的延时。3 实验结果使用 VerilogHDL 对本文中提到的设计进行了实现，仿真工具使用VCS7.2,综合工具使用 Synopsys Design Compiler（SMIC 0.18 卩 m 工艺）。文献中使用 6 抽头 FIR 的 4X4块插补电路流水线结构，与本文使用的4 抽头FI

11、R 结构进行了比较，其电路性能如表 2 所示。本文的设计在速度和面积方面 均具有非常明显的优势。使用 H.264 参考软件 JM7.3 分别对亮度 1/2 像素插补 运算中使用 6抽头 FIR 和 4 抽头 FIR 进行仿真比较，采用了 4 个视频序列Co ntain er、 Foreman News 和 Ten is。 其中每个序列由 30 个 QCIF (Quarter Com monIn termediate Format)帧组成，序列形式为 IBBPBBPBBP H.264 主要档 次，搜索半径 16,使用 5 个参考帧。4 抽头 FIR 与 6 抽头 FIR 图像质量比较如 表 3 所示。表中Ab为平均码率的增加，AP为峰值信噪比(PSNR 的增加。可以 看出，使用 4 抽头 FIR 对图像质量和比特率的影响非常小。与其他的设计方法相比较，本文提出的色度 1/8 像素的插补电路可以很大程度 上节省硬件资源。其性能比较如表 4 所示。与文献中的设计相比，本文的设计 关键路径延时仅增加了 1.5%,门数减少了 26%本文介绍了亮度 1/4