第6章时序逻辑电路湘潭大学数字电路基础

1、第六章 时序逻辑电路6.1概述6.2时序逻辑电路的分析方法6.3若干常用的时序逻辑电路6.4时序逻辑电路的设计方法6.5时序逻辑电路的竞争冒险现象6.1 概述 时序电路任一时刻的输出信号不仅取决于时序电路任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来当时的输入信号，而且还取决于电路原来的状态，或者说还与以前的输入有关。的状态，或者说还与以前的输入有关。一、时序逻辑电路一、时序逻辑电路 时序逻辑电路（时序逻辑电路（sequential logic sequential logic circuit)circuit)简称时序电路。简称时序电路。二、时序电路的描述二、时序电路的描述串

2、行加法器电路串行加法器电路组合电路组合电路全加器全加器存储电路存储电路触发器触发器时序电路的特点：时序电路的特点： 时序电路通常包括时序电路通常包括组合电路组合电路和和存储电路存储电路，而，而存储电存储电路路是是必不可少必不可少的的。 存储电路存储电路的的输出状态输出状态必须必须反馈反馈到到组合电路组合电路的的输入端输入端，与与输入信号一起，共同决定组合逻辑电路的输出输入信号一起，共同决定组合逻辑电路的输出。iaicisib1icCICO1DC1QCLK描述描述：组合逻辑组合逻辑电路电路存储电路存储电路 ），（），（），（iijiiiiiqqqxxxfyqqqxxxfyqqqxxxfy2121

3、2121222121111 1、输出方程、输出方程 2 2、驱动方程、驱动方程 ），（），（），（likkliliqqqxxxgzqqqxxxgzqqqxxxgz21212121222121113 3、状态方程、状态方程 ），（），（），（lillliliqqqzzzhqqqqzzzhqqqqzzzhq2121*21212*221211*1写成向量函数的形式为写成向量函数的形式为：Y=FX，QZ=GX，QQ*=HZ，Q组合逻辑组合逻辑电路电路存储电路存储电路三、时序逻辑电路的分类三、时序逻辑电路的分类 没有统一的时钟脉冲信号，各触发器状态的变化没有统一的时钟脉冲信号，各触发器状态的变化不不是同

4、时是同时发生，而是有先有后。发生，而是有先有后。按照按照触发触发器的器的动作动作特点特点同步时序逻辑电路同步时序逻辑电路异步时序逻辑电路异步时序逻辑电路 所有触发器的状态变化都是在所有触发器的状态变化都是在同一时钟同一时钟信号作用下信号作用下同时同时发生的。发生的。1JC11K1JC11K1JC11KFF1FF0FF2ZCLKQ2Q1Q0CLK1JC11K1JC11K1JC11KFF1FF0FF2ZQ2Q1Q0 输出状态仅与存储电路的输出状态仅与存储电路的状态状态Q Q有关，而与输入有关，而与输入X X无无直接关系。或者直接关系。或者没有单独的输出没有单独的输出。按照按照输出输出信号信号的特的

5、特点点米里（米里（MealyMealy）型）型摩尔（摩尔（MooreMoore）型）型 输出状态不仅与存储电路的输出状态不仅与存储电路的状态状态Q Q有关，而且与外部有关，而且与外部输入输入X X也有关。也有关。现态现态次态次态 / 输出输出输入输入xqnq(n+1)/y现现 态态次次 态态输入xqnq(n+1)y输输 出出Moore 型电路状态表型电路状态表Mealy 型电路状态表型电路状态表上表表明：处在状态上表表明：处在状态qn的的同步时序电路，当输入为同步时序电路，当输入为x时输出为时输出为y，且在时钟脉且在时钟脉冲作用下电路进入次态冲作用下电路进入次态q(n+1)上表表明：当电路处于

6、状态上表表明：当电路处于状态qn时，时，输出为输出为y，若输入为若输入为x，则在时钟脉冲作用下，则在时钟脉冲作用下，电路进入次态电路进入次态q(n+1)。现现 态态次态次态 / 输出输出(q(n+1)/y)x = 0qnA / 0A / 0B / 0 x = 1B / 0C/0A / 1ABC现现 态态次次 态态 q(n+1)x = 0qnCBBx = 1ABC输输 出出yBCA010某某Moore 型电路状态表型电路状态表某某Mealy 型电路状态表型电路状态表ACB0/01/00/00/01/01/1CAB0/11/10/11/01/00/0 注意：在有些具体的时序电路中，并不都具备前面图

7、所示的注意：在有些具体的时序电路中，并不都具备前面图所示的完整形式。完整形式。 鉴于时序电路在工作时是在电路的有限个状态间按一定的规鉴于时序电路在工作时是在电路的有限个状态间按一定的规律转换的，所以又将时序电路称为状态机律转换的，所以又将时序电路称为状态机(state Machine,(state Machine,简称简称SM)SM)或算法状态机或算法状态机(Algorithmic state Machine(Algorithmic state Machine，简称，简称ASM)ASM)。 在分析时序电路时只要将状态变量和输入信号一样当作逻辑在分析时序电路时只要将状态变量和输入信号一样当作逻辑

8、函数购输入变量处理，那么分析组合电路的一些运算方法仍然可函数购输入变量处理，那么分析组合电路的一些运算方法仍然可以使用。还要引入一些新的表示方法和分析方法。以使用。还要引入一些新的表示方法和分析方法。 至于时序电路的设计方法，则更复杂一些在讲过若干典型至于时序电路的设计方法，则更复杂一些在讲过若干典型的时序电路之后对此再做详细介绍。的时序电路之后对此再做详细介绍。给给 定定 电电 路路时钟方程时钟方程输出方程输出方程驱动方程驱动方程状态方程状态方程计计 算算状态表状态表状态图状态图时序图时序图特性方程特性方程CLK CLK 触发沿触发沿6.2时序逻辑电路的分析方法6.2.1 6.2.1 同步时

9、序逻辑电路的分析方法同步时序逻辑电路的分析方法 同步时序电路中所有触发器都是在同一时钟信号同步时序电路中所有触发器都是在同一时钟信号操作下工作的。操作下工作的。例例6.2.16.2.1解解: (1) : (1) 从逻辑图写出从逻辑图写出驱动方程驱动方程: :21312321QQJQJQQJ2331211QKQQKK (2) (2) 写出写出状态方程状态方程: :32321*323121*2132*1QQQQQQQQQQQQQQQQ (3) (3) 从逻辑图写出从逻辑图写出输出方程输出方程: :QQY 6.2.26.2.2时序逻辑电路的状态转换表、状态转换图、时序逻辑电路的状态转换表、状态转换图

10、、状态机流程图和时序图状态机流程图和时序图输入变量输入变量电路初态电路初态电路次态电路次态输出值输出值状态方程状态方程输出方程输出方程状态方程状态方程输出方程输出方程21312321QQJQJQQJ2331211QKQQKK 图图6.2.16.2.1电路的状态转换表电路的状态转换表继续解例继续解例6.2.16.2.1Y0 0 0 0 0 100 0 1 0 1 000 1 0 0 1 100 1 1 1 0 001 0 0 1 0 101 0 1 1 1 001 1 0 0 0 011 1 1 0 0 013Q2Q1Q*3Q*2Q*1Q状态转换表状态转换表可表示成另可表示成另一种形式：一种形式

11、：(4) (4) 从状态方程、输出方程写出从状态方程、输出方程写出状态转换表状态转换表：QQY 32321*323121*2132*1QQQQQQQQQQQQQQQQ 图图6.2.16.2.1电路的状态转换表另一种形式电路的状态转换表另一种形式CLK的顺序的顺序Y0 0 0 001 0 0 102 0 1 003 0 1 104 1 0 005 1 0 106 1 1 017 0 0 010 1 1 111 0 0 003Q2Q1Q从此表中可从此表中可看出看出每经过每经过7 7个时个时钟信号钟信号以后，以后，电路电路的状态循环变化一的状态循环变化一次次，所以此电路具，所以此电路具有有对时钟信号

12、计数对时钟信号计数的功能的功能；而；而Y Y输出输出端每经过端每经过7 7个时钟个时钟脉冲输出一个脉冲，脉冲输出一个脉冲，故故此电路为七进制此电路为七进制计数器计数器, ,Y Y端输出的端输出的是进位脉冲是进位脉冲。0000/0(5) (5) 从状态转换表画出从状态转换表画出状态转换图状态转换图：000001010011Q3 Q2 Q1/Y/0/0/0/0/1110101100111/0/1(7) (7) 从状态从状态转换表画转换表画出出时序图时序图：Q1Q2Q3YCLK1 2 3 4 5 6 70000100001001100001010100111例例6.2.3解解：（：（1 1）从电路图

13、写出从电路图写出驱动方程驱动方程：21211QQADQD（2 2）代入）代入D D触发器的特性方程得到触发器的特性方程得到状态方程：状态方程：212*211*1QQADQQDQ（3 3）从电路图写出）从电路图写出输出方程：输出方程： 2121QQAQQAY2121QQAQQA A00011110001/010/000/111/0111/100/010/001/0YQQ*1*212QQ （4 4）列出）列出状态转换表状态转换表010010111/00/00/11/11/00/00/01/0Q2Q1A/Y（5 5）画出状态转换图如右：）画出状态转换图如右：A=0A=0时，为加法计数器。时，为加法计

14、数器。Y Y为进位。为进位。A=1A=1时，为减法计数器。时，为减法计数器。Y Y为借位。为借位。从状态表可得：从状态表可得：21*21*1QQAQQQ2121QQAQQAY1001000001000010011110101001CLK1 2 3 4 5 6 7 8AQ2YQ1110001000/010111/00/11/11/00/01/00/0Q2Q1A/Y6.3.1 6.3.1 寄存器和移位寄存器寄存器和移位寄存器1 1、 寄存器寄存器用于寄存一组二用于寄存一组二值代码，值代码，N N个触发器个触发器组成的寄存器能够储组成的寄存器能够储存一组存一组N N位的二值代位的二值代码，任何具有置

15、码，任何具有置1 1和和置置0 0功能的触发器都功能的触发器都可以组成寄存器。可以组成寄存器。右图所示为右图所示为4 4位位寄存器寄存器6.3 6.3 若干常用的时序逻辑电路若干常用的时序逻辑电路 为了增加使用的灵活性，在有些寄存器电路中为了增加使用的灵活性，在有些寄存器电路中还附加了一些控制电路，使寄存器又增添了异步还附加了一些控制电路，使寄存器又增添了异步置置0 0、输出三态控制和、输出三态控制和“保持保持”等功能。等功能。 在上面介绍的两个寄存器电路中，接收数在上面介绍的两个寄存器电路中，接收数据时所有各位代码是同时输入的，而且触发器中据时所有各位代码是同时输入的，而且触发器中的数据是并

16、行地出现在输出端的，因此将这种输的数据是并行地出现在输出端的，因此将这种输入输出方式称为并行输入、并行输出方式。入输出方式称为并行输入、并行输出方式。移位寄存器除了具有移位寄存器除了具有存储代码存储代码的功能外，还具有的功能外，还具有移位功能移位功能（实现数据的串行并行转换、数值运算以及数据处理）（实现数据的串行并行转换、数值运算以及数据处理）。所。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。根据移位方向，常把它分成依次左移或右移。根据移位方向，常把它分成左移寄存器左移寄存器、右右移寄存器移寄存器和和 双向移位寄

17、存器双向移位寄存器三种：三种：寄存器寄存器左移左移(a)寄存器寄存器右移右移(b)寄存器寄存器双向双向移位移位(c)2 2、移位寄存器、移位寄存器 根据移位数据的输入输出方式，根据移位数据的输入输出方式，又可将它分为下述四种电路结构：又可将它分为下述四种电路结构：串串行输行输入入串串行输行输出：出：串行输入串行输入并并行输行输出：出：FFFFFFFF串入串出串入串出输入输入输出输出一一个输个输入入端，端，一一个输个输出出端端输入输入串入并出串入并出FFFFFFFF输出输出一个输入端，多个输出端一个输入端，多个输出端并行输入串行输出并行输入串行输出并行输入并行输出并行输入并行输出并入串出并入串出

18、FFFFFFFF输输 入入输出输出多个输入端，一个输出端多个输入端，一个输出端并入并出并入并出FFFFFFFF输输 入入输输 出出多个输入端，多个输出端多个输入端，多个输出端CLKCLK的顺序的顺序输入输入D D1 1Q0 Q1 Q2 Q31D移位移位脉冲脉冲CLK串行串行输入输入1D1D1DC1C1C1C1串行串行输出输出D1Q0Q1Q2Q3FF0FF1FF2FF3D0CLKQ0Q1Q2Q30100101011011000D101114 4个脉冲后，个脉冲后，D D1 1从从Q Q3 3Q Q2 2Q Q1 1Q Q0 0并行输出。并行输出。0000 0 0 0 0 0 0 1 1 1 0

19、0 0 2 0 0 1 0 0 3 1 1 0 1 0 4 1 1 1 0 1具有同前页的电路相同的逻辑功能，为具有同前页的电路相同的逻辑功能，为4 4位移位位移位寄存器。寄存器。 为便于扩展逻辑功能和增加使用的灵活性，在移位寄存器上又附加了左、为便于扩展逻辑功能和增加使用的灵活性，在移位寄存器上又附加了左、右移控制、数据并行输入、保持、异步清零（复位）等功能右移控制、数据并行输入、保持、异步清零（复位）等功能双向移位寄存器右图所示为74LS194A由4个触发器和各自输入控制电路组成。DIR为数据右移串行输入端，DIL为数据左移串行输入端，D0 D3为数据并行输入端， Q0 Q3为数据并行输出

20、端。移位寄存器的工作状态由控制端S1和S0的状态指定。以以FFFF1 1为例分析：为例分析：当当FFFF0 0 FF FF3 3被被置置0 0。当当FFFF0 0 FF FF3 3处于处于正常工作正常工作，在，在S S1 1S S0 0取不同值取不同值时，各寄存器时，各寄存器状态如下表：状态如下表：,0时DR,1时DRQRSQRS在电路中有：YRQRDS1S0工作状态0置零100保持101右移110左移111并行输入用两片用两片74LS19474LS194接成接成8 8位双向移位寄存位双向移位寄存器的连接图器的连接图 如下：如下：只需将其中一片的只需将其中一片的Q Q3 3 接至另一片的接至另

21、一片的D DIRIR端，而将其端，而将其中一片的中一片的Q Q0 0 接至另一片的接至另一片的D DILIL，同时把两片的，同时把两片的S S0 0、S S1 1、CLKCLK和和 分别并联就行了。分别并联就行了。DRCLK1S1S0CLK2解：解： 在在t=tt=t1 1， S S1 1S S0 0=11=11，数，数据据M M、N N并行输入两个移位寄并行输入两个移位寄存器中。在存器中。在t=tt=t2 2,t,t3 3 ,t ,t4 4 时时, , S S1 1S S0 0=01,=01,移位寄存器右移数移位寄存器右移数据据, ,右移一次相当于右移一次相当于2.2.t1 t2 t3 t4

22、 Y=MY=M8+N8+N2 2 例例6.3.16.3.1 分析下面电路：分析下面电路：“在在t=tt=t2 2,t,t2 2 ,t ,t2 2 时时, S, S1 1S S0 0=01,=01,移位寄存器右移数据，移位寄存器右移数据，右移一次右移一次相当于相当于2.2.”假如：假如：M M7 7M M6 6 M M5 5M M4 4M M3 3 M M2 2 M M1 1M M0 0 =(00001010)=(00001010)D D =(10) =(10)B B ，低位，低位的的D DIRIR=0=0。低位的。低位的Q Q3 3接至高位的接至高位的D DIRIR； M M7 7M M6 6

23、 M M5 5M M4 4M M3 3 M M2 2 M M1 1M M0 0右移一次后的输出为右移一次后的输出为(00010100)(00010100) D D= (20)= (20)B B，相当于，相当于2 2。6.3.2 6.3.2 计数器计数器 计数器的分类：计数器的分类：按按时钟信号时钟信号可分为同步和异步两种；可分为同步和异步两种；按按计数器中数字的增减计数器中数字的增减可分为加法、减法和可可分为加法、减法和可逆三种；逆三种；按按编码的方式编码的方式分为二进制、二分为二进制、二- -十进制、循环十进制、循环码计数器等；码计数器等；按按计数的容量计数的容量分为十进制、六十进制计数器分

24、为十进制、六十进制计数器等。等。1 1、 同步计数器同步计数器在同步计数器中，各个触发器都受在同步计数器中，各个触发器都受同一时钟同一时钟脉冲输入计数脉冲的控制脉冲输入计数脉冲的控制，因此，它们，因此，它们状态的更状态的更新几乎是同时的新几乎是同时的，故被称为，故被称为 “ 同步计数器同步计数器 ”。1) 1) 同步二进制加法计数器同步二进制加法计数器 1 0 1 1 0 1 1+ 1 1 0 1 1 1 0 0 加法运算的规则：在一个多位加法运算的规则：在一个多位二进制数的末位加二进制数的末位加1 1时，若其时，若其中第中第i i 位（即任何一位）以下位（即任何一位）以下 各位皆为各位皆为1

25、 1时，则时，则第第i i 位改变状态位改变状态（由（由0 0变为变为1 1，由由1 1变成变成0 0），），最低位每次状态都要改变最低位每次状态都要改变。(1)(1)同步二进制计数器同步二进制计数器 计数器可以用计数器可以用T T 触发器和触发器和T T 触发器构成，用触发器构成，用T T触发器构成时状态触发器构成时状态发生改变的触发器输入控制发生改变的触发器输入控制端端T Ti i=1=1（CLK=1CLK=1时）时），不发生改变的触发器输入不发生改变的触发器输入控制端控制端T Ti i=0=0（CLK=1CLK=1时）；时）；由此可知：由此可知： ),( niQQQQQTijjiii10

26、0121只有最低位例外，按照计数规则，每次输入脉冲时只有最低位例外，按照计数规则，每次输入脉冲时它都要翻转，故它都要翻转，故T T0 0=1=1。 1 0 1 1 0 1 1+ 1 1 0 1 1 1 0 0 JKJK转换为转换为T T触发触发器怎样变换？器怎样变换？回忆一回忆一下下：按这种原理接成的按这种原理接成的4 4位加法计位加法计数器如右：数器如右：21031020101QQQTQQTQTT 驱动方程：驱动方程：状态方程：状态方程：32103210*3210210*21010*10*0QQQQQQQQQQQQQQQQQQQQQQQ于是得到状态转换表于是得到状态转换表32103210*3

27、210210*21010*10*0QQQQQQQQQQQQQQQQQQQQQQQ3210QQQQC 从状态转换表得到状态转换图从状态转换表得到状态转换图0000110010111111111011010001001000110100010101100111100010101001/0/0/0/0/0/0/0/0/0/0/0/0/0/0/0/10123QQQQ/C时序图如下：时序图如下：Q0Q1Q2Q3CCLK0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160000 /01000 /00100 /01100 /00010 /01010 /00110 /01110

28、/00001 /01001 /00001 /01101 /00011 /01011 /00110 /01111 /10000 /00000161814121ffff针对这种分频功能也称为分频器 在实际生产的计数器芯片中往往附加在实际生产的计数器芯片中往往附加了一些控制电路。如图为中规模集成了一些控制电路。如图为中规模集成4 4位同步二进制计数器位同步二进制计数器7416174161逻辑图逻辑图 当当 电路处电路处于同步预置数状态，在上升沿于同步预置数状态，在上升沿FFFF0 0FFFF3 3输入端状态由输入端状态由D D0 0 D D3 3决定。决定。时，、01LDRD此时有：此时有：DKDJ

29、,DQDQDQ *当当 时，触发器被置时，触发器被置0 0DR当当时，而1DLRD，10 ETEP电路保电路保持，持，C C也保持也保持；若；若ETET=0=0，电路保持，电路保持， 而而C=0。时，当1EPETDLRD电路处于电路处于计数状态计数状态。QKJQQ*对对JKJK触发器有：触发器有： 每个触发的每个触发的T T输入端恒为输入端恒为1 1，所以只要在每，所以只要在每个触发器的时钟输入端加一个时钟脉冲个触发器的时钟输入端加一个时钟脉冲clkclki i，这，这个触发器就要翻转一次。由图可见，对于除个触发器就要翻转一次。由图可见，对于除FFFF0 0以外的每个触发器，只有在低位触发器全

30、部为以外的每个触发器，只有在低位触发器全部为1 1时，计数脉冲时，计数脉冲CLKCLK才能通过与门才能通过与门Gl-G3Gl-G3送到送到这些触发器的输入端而使之翻转。每个触发器这些触发器的输入端而使之翻转。每个触发器的时钟信号可表示为的时钟信号可表示为: :1,.,2 , 110niQCLKclkijji 式中的式中的clkclki i只表示一个完整的时钟脉冲，只表示一个完整的时钟脉冲，既不表示高电平也不表示低电平既不表示高电平也不表示低电平CLKCLK即输即输入的计数脉冲。入的计数脉冲。4 4位二进制计数器的另一种结构形式位二进制计数器的另一种结构形式2) 2) 同步二进制减法计数器同步二

31、进制减法计数器 减法运算的规则：在一个多位二进减法运算的规则：在一个多位二进制数的末位减制数的末位减1 1时，若其中第时，若其中第i i 位（即任位（即任何一位）以下各位皆为何一位）以下各位皆为0 0时，则时，则第第i i 位改位改变状态变状态（由（由1 1变为变为0 0，由，由0 0变成变成1 1），），最低最低位每次状态都要改变。位每次状态都要改变。 1 0 1 1 1 0 0- - 1 1 0 1 1 0 1 1 根据减法运算的规则，用根据减法运算的规则，用T T 触发器组成的二进触发器组成的二进制减法计数器，第制减法计数器，第i i 位触发器输入端的逻辑式应为：位触发器输入端的逻辑式应

32、为： 1 1n n1,2,.,1,2,.,i iQ QQ QQ Q.Q QQ QT T1 1i i0 0j jj j0 01 12 2i i1 1i ii i 采用控制时钟方式组成同步二采用控制时钟方式组成同步二进制减法计数器时，各触发器的进制减法计数器时，各触发器的时钟信号可写成时钟信号可写成1,.,2 , 110niQCLKclkijji 右图所示电路是根据触发器输右图所示电路是根据触发器输入端入端TiTi的逻辑式接成的同步二进的逻辑式接成的同步二进制减法计数器电路，其中的制减法计数器电路，其中的T T触触发器是将发器是将JKJK触发器的触发器的J J和和K K接在一接在一起作为起作为T

33、T输入端而得到的。输入端而得到的。既能进行递增既能进行递增计数又能进行递减计计数又能进行递减计数，将加法计数器和数，将加法计数器和减法计数器的控制电减法计数器的控制电路合并，再通过一根路合并，再通过一根加加/ /减控制线选择加减控制线选择加法计数还是减法计数，法计数还是减法计数，就构成了加就构成了加/ /减计数。减计数。3) 3) 可逆计数器：可逆计数器： 1) 1, 2 , 1(/01010TniQDUQDUTijjijji当电路处于计数状当电路处于计数状态（使态（使 ）时，各个触发器输入端时，各个触发器输入端的逻辑式为：的逻辑式为：1, 0DLS于是，于是， 时，计数器作时，计数器作加法计

34、数加法计数。 时，计数器作时，计数器作减法计数减法计数。0/ DU1/ DU 除了能做加减计数外除了能做加减计数外74LS19174LS191还有一些附加功能。还有一些附加功能。图中的图中的LDLD为预置数控制端。为预置数控制端。当当LDLD0 0时电路处于预置数时电路处于预置数状态，状态，D D0 0D D3 3的数据立刻被置的数据立刻被置入入FFFF0 0FFFF3 3中，而不受时钟输中，而不受时钟输入信号入信号CLKCLKi i的控制。因此，它的控制。因此，它的预置数是异步式的，与的预置数是异步式的，与7416174161的同步式预置数不同。的同步式预置数不同。 S S 是使能控制端，当

35、是使能控制端，当S =1S =1时时T T0 0-T-T3 3全全部为部为0 0，故，故FFFF0 0FFFF1 1保持不变。保持不变。C/BC/B是进是进位借位信号输出端位借位信号输出端( (也称最大最小也称最大最小输出端输出端) )。74LS19174LS191的功能表和时序图分别如下：的功能表和时序图分别如下：电路的加减由U/D的电平决定，因而称为单时钟结构（2 2）同步十进制计数器）同步十进制计数器 同步十进制加法计数器：同步十进制加法计数器：同步十进制计数器的容量同步十进制计数器的容量是是1010，如果我们取，如果我们取00000000，00010001，10001000，10011

36、001等等1010个状态作为计数状态的话，那么在个状态作为计数状态的话，那么在4 4位二进制计数器的位二进制计数器的基础上，当基础上，当10011001状态出现时我们只要设法跳过状态出现时我们只要设法跳过1010111110101111等状态直接跳到等状态直接跳到00000000状态即可状态即可。0000000100100011111111010111010001011100111010101011100101101000 计入第九个计数脉冲后电路进入计入第九个计数脉冲后电路进入10011001状态状态 若是十六进制，此时下个状态为若是十六进制，此时下个状态为10101010， FFFF0 0

37、0 0 FFFF1 1 1 1， FFFF2 2 保持为保持为0 0， FFFF3 3 保持为保持为1 1 同步十进制加法计数器同步十进制加法计数器s s是当下一是当下一个计数脉冲到来时，个计数脉冲到来时，电路状态应由电路状态应由10011001跳变为跳变为00000000。那么，其电路是怎样跳变的呢？ 如图所示电路就是按这种原理设计的如图所示电路就是按这种原理设计的同步十进制加法计数器。同步十进制加法计数器。从逻辑图上可写出电路从逻辑图上可写出电路30210310230101QQQQQTQQTQQTT驱动方程驱动方程状态方程状态方程330210330210*3210210*2130130*1

38、0*0)()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQ列出电路状态转换表，列出电路状态转换表，330210330210*3210210*2130130*10*0)()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQ0000000100100011011101000101100101101000Q3Q2Q1Q0画出电路状态转换图如下：画出电路状态转换图如下：从电路状态转换图可看出此电路从电路状态转换图可看出此电路能自启动。能自启动。101010111101111011111100在正常环以外的状态，以在正常环以外的状态，以此作为原状态代入状态方此作为原状态代入状态方

39、程，看其能否进入正常环。程，看其能否进入正常环。同步十进制减法计数器：同步十进制减法计数器： 为了实现从为了实现从Q Q3 3Q Q2 2Q Q1 1Q Q0 0=0000=0000状状态减态减1 1后跳变到后跳变到10011001状态，状态，在电在电路处于路处于0 0状态时用与非门状态时用与非门G G2 2输出输出的低电平将与门的低电平将与门G G1 1和和G G3 3封锁，使封锁，使T T1 1=T=T2 2=0=0。当计数脉冲到达后，当计数脉冲到达后， FFFF0 0和和FFFF3 3从翻转为从翻转为1 1， FFFF1 1和和FFFF2 2维持维持0 0状态不变状态不变， 故电路到达故

40、电路到达10011001状态，以后状态与二进制状态，以后状态与二进制减法计数器一样了。减法计数器一样了。21033211023210101QQQTQQQQQTQQQQTT状态方程状态方程32103210132102310*2101320*10*0)()()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQn驱动方程：驱动方程：根据逻辑图列出：根据逻辑图列出：0123QQQQB 列出电路状态转换表列出电路状态转换表32103210132102310*2101320*10*0)()()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQn画出电路状态转换图如下：画出电路状态转

41、换图如下：从电路状态转换图可看出此电路从电路状态转换图可看出此电路能自启动。能自启动。1001100001110110111111010010010101001100111010101011000000110001Q3Q2Q1Q0自己看看单时钟同步十进制加自己看看单时钟同步十进制加/ /减计数器减计数器74LS19074LS1902 2、 异步计数器异步计数器1 1）异步二进制计数器）异步二进制计数器异步计数器在做加异步计数器在做加“1 1”计数时是采用从低位计数时是采用从低位到高位的逐位进位的方式工作的。到高位的逐位进位的方式工作的。因此，因此，其中的其中的各个触发器不是同步翻转的各个触发器

42、不是同步翻转的。J=K=1J=K=1时，时，JKJK触发器为触发器为T T 触发器。触发器。CLK(FF2)(FF1)(FF0)0000100120103011410051016110711180002Q1Q0QCLKQ0Q1Q2tpdtpd若是若是的的T T 触发器，则可以用触发器，则可以用 作为作为FFFF1 1的时钟信号的时钟信号，用，用 作为作为FFFF2 2的时钟信号的时钟信号。 0Q1Q异步计数器在做减异步计数器在做减“1 1”计数时是采用计数时是采用从低位到高位的逐位借位的方式工作的。从低位到高位的逐位借位的方式工作的。J=K=1J=K=1时，时，JKJK触发器为触发器为T T

43、触发器。触发器。异步二进制减法计数器的分析，同加法计数器。异步二进制减法计数器的分析，同加法计数器。 在构成异步二进制计数器时，对采用在构成异步二进制计数器时，对采用T T 触发触发器时，按照器时，按照“下下+ + Q Q = =加加”，“下下+ =+ =减减”，“上上 + + Q Q = =减减”，“上上+ =+ =加加”的原则就可以组成二进的原则就可以组成二进制加、减计数器。制加、减计数器。QQ2 2）异步十进制计数器）异步十进制计数器 异步十进制计数器是在二进制的基础上修改异步十进制计数器是在二进制的基础上修改而来的，在而来的，在4 4位二进制计数器中只要跳过从位二进制计数器中只要跳过从

44、10101010到到11111111的状态即可，图的状态即可，图6.3.296.3.29就是按这个原理设计的就是按这个原理设计的异步十进制计数器。异步十进制计数器。JKJK悬空悬空相当于相当于接逻辑接逻辑1 1电平。电平。检查从检查从1001100100000000是否正确是否正确。3) 3) 任意进制计数器的构成方法任意进制计数器的构成方法在需要其他任意一种进制的计数器时，只能用在需要其他任意一种进制的计数器时，只能用已有的计数器产品经过外电路的不同连接方式得到。已有的计数器产品经过外电路的不同连接方式得到。假定已有的是假定已有的是N N进制计数器，而需要得到的是进制计数器，而需要得到的是M

45、 M进制计数器。这时有进制计数器。这时有M MN N和和M MN N两种可能的情况。两种可能的情况。分别讨论两种情况下构成任意进制计数器的方法分别讨论两种情况下构成任意进制计数器的方法。在在N N进制的计数器中，只要设法跳过个状态，进制的计数器中，只要设法跳过个状态，就可以构成就可以构成M M进制计数器了，实现跳越的方法有置进制计数器了，实现跳越的方法有置零法（或称复位法）和置数法（或称置位法）两种。零法（或称复位法）和置数法（或称置位法）两种。 M MN N的情况的情况置零法置零法实用于有异步置零输入端的计数器。实用于有异步置零输入端的计数器。它的工作原理是这样的：它的工作原理是这样的：设原

46、有的计数器为设原有的计数器为M M进制，当它从全进制，当它从全0 0状态状态S S0 0开开始计数并接收了始计数并接收了M M个计数脉冲后，电路进入个计数脉冲后，电路进入S SM M状态。状态。如果将如果将S SM M状态译码产生一个置零信号加到计数器的状态译码产生一个置零信号加到计数器的异步置零端，则计数器将立刻返回异步置零端，则计数器将立刻返回S S0 0状态状态，这样就，这样就可以跳过个状态而得到可以跳过个状态而得到M M进制计数器。由于电路已进制计数器。由于电路已进入进入S SM M状态后立即又被置成状态后立即又被置成S S0 0状态，所以状态，所以S SM M状态仅状态仅在极短的时间

47、内出现，在稳定的状态循环中不包括在极短的时间内出现，在稳定的状态循环中不包括S SM M状态。状态。 置位法置位法则是通过给则是通过给计数器重复置入某个数值的方法计数器重复置入某个数值的方法跳越跳越N-MN-M个状态个状态，从而获得，从而获得M M进制计数器的，进制计数器的，置数操作可以在电路置数操作可以在电路的任何一个状态下进行的任何一个状态下进行，这种方法使用于有预置数功能的计数器，这种方法使用于有预置数功能的计数器电路电路 。例例6.3.2 6.3.2 用十进制用十进制74LS16074LS160接成同步六进制计数器。接成同步六进制计数器。解：解： 74LS16074LS160兼有异步置

48、零和预置数功能，故置零兼有异步置零和预置数功能，故置零 和预置数和预置数法均可采用。法均可采用。 当当Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0=0110=0110（即（即S SM M）状态时，）状态时，担任担任译码器的门译码器的门G G输出为输出为0 0，送到，送到端，将计数器置零，回到端，将计数器置零，回到00000000状态。状态。但这种接法不可靠。时常采用的是但这种接法不可靠。时常采用的是改进电路。改进电路。 DR 由于由于G G2 2、G G3 3构成基本构成基本RSRS触发器，触发器，虽然虽然G G1 1的低电平信号消失，但计数的低电平信号消失，但计数器的置零得以保持直

49、到计数脉冲回器的置零得以保持直到计数脉冲回到低电平以后。到低电平以后。 用置数法将用置数法将74LS16074LS160接成六进制计数器（接成六进制计数器（1 1）用置数法实现：用置数法实现： 1 1、置入、置入00000000，当计数器输出为，当计数器输出为Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0=0101=0101时，时，G G译码为低电译码为低电平送到平送到 ，下一个，下一个CLKCLK信号信号到达时置入到达时置入00000000状态，跳过其他状态，跳过其他状态。状态。DL 用置数法将用置数法将74LS16074LS160接成六进制计数器（接成六进制计数器（2 2）2 2、

50、置入、置入10011001，当计数器输出为，当计数器输出为Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0=0100=0100时，时，G G译码为低电平送译码为低电平送到到 ，下一个，下一个CLKCLK信号到达时信号到达时置入置入10011001状态，跳过其他状态。状态，跳过其他状态。再下一个再下一个CLKCLK信号到达时返回到信号到达时返回到00000000状态。状态。DL0000000100100011111111010111010001011100111010101011100101101000Q3Q2Q1Q0 M NM N的情况的情况由于技术状态增加，必须用多片由于技术状态增加，

51、必须用多片N N进制的计数器组进制的计数器组合起来才能构成合起来才能构成M M进制计数器。各片之间的连接方式可进制计数器。各片之间的连接方式可分为分为串行进位方式串行进位方式、并行进位方式并行进位方式、整体置零方式整体置零方式和和整整体置位体置位方式几种。以两级为例分别介绍这四种连接方式方式几种。以两级为例分别介绍这四种连接方式的原理。的原理。 若若M M可以分解为两个小于可以分解为两个小于N N的因数相乘的因数相乘，即：，即：M=NM=N1 1N N2 2，则可以采用串行进位方式或并行进位方式将一个则可以采用串行进位方式或并行进位方式将一个N N1 1进制计数进制计数器和一个器和一个N N2

52、 2进制计数器连接起来，构成进制计数器连接起来，构成M M进制计数器。进制计数器。在在串行进位方式串行进位方式中，以中，以低位片的进位输出信号作为低位片的进位输出信号作为高位片的时钟输入信号高位片的时钟输入信号。在。在并行进位方式并行进位方式中，以中，以低位片低位片的进位输出信号作为高位片的工作状态控制信号的进位输出信号作为高位片的工作状态控制信号，两片，两片的的CLKCLK输入端同时接计数器输入信号。输入端同时接计数器输入信号。 解：此例中解：此例中M=100M=100，N N1 1=N=N2 2=10=10，将两片，将两片74LS16074LS160直接按并行直接按并行进位或串行进位连接即

53、可。进位或串行进位连接即可。并行进位方式并行进位方式 第一片的第一片的EPEP和和ET ET 恒为恒为1 1，始终计，始终计数，当计到数，当计到9(1001)9(1001)时时C C变为变为1,1,下个下个CLKCLK到来到来(1)(1)变为变为00000000状状态态,(2),(2)计计1.1.例例6.3.3 6.3.3 试用两片同步十进制计数器构成百进制计数器。试用两片同步十进制计数器构成百进制计数器。高位高位低位低位串行进位方式串行进位方式 在这种方式在这种方式下，两片的下，两片的EPEP和和ETET恒为恒为1 1，均，均处于计数状态。处于计数状态。 当当(1)(1)计到计到9(1001

54、)9(1001)时时C C端变为端变为1 1经反相器为经反相器为0 0，下一个，下一个CLKCLK到来到来时，时， (1)(1)计成计成00000000状态，状态， C C端变为端变为0 0 经反相器为经反相器为1 1，(2) (2) 的的CLKCLK端端在这个上升沿计在这个上升沿计1 1。两片两片7416074160是不同步工作的。是不同步工作的。 若若M M不能分解为两个小于不能分解为两个小于N N的因数相乘的因数相乘，即，即M M为素数时，就必为素数时，就必须采取须采取整体置零整体置零或或整体置位整体置位的方式。即先将两片按最简单的方式的方式。即先将两片按最简单的方式接成大于接成大于M

55、M的计数器，然后将计数器整体的计数器，然后将计数器整体整体置零整体置零或或整体置位整体置位接接成成M M进制计数器。进制计数器。 高位高位低位低位例例6.3.4 6.3.4 整体置零法：整体置零法：先百进制，然后置零，如图所示。先百进制，然后置零，如图所示。 缺点：可靠性差，往往还须缺点：可靠性差，往往还须另加译码电路才能得到重要的进另加译码电路才能得到重要的进位输出信号。位输出信号。当其输出为当其输出为00101001(29)00101001(29)时时G G1 1送出置零信号送出置零信号. .整体置零法整体置零法整体置数法整体置数法: :整体置数法整体置数法当其输出为当其输出为000110

56、00(28)00011000(28)时时G G送出置数送出置数(00000000)(00000000)信号信号. .高位高位低位低位高位高位低位低位4 4、移位寄存器型计数器、移位寄存器型计数器环形计数器环形计数器1DCLK1D1D1DC1C1C1C1D1Q0Q1Q2Q3FF0FF1FF2FF3D0D2D3CLKQ0Q1Q2Q3电路初始状态为：电路初始状态为：Q Q0 0Q Q1 1Q Q2 2Q Q3 3=1000=100011110000Q0Q1Q2Q3010011000011011010000100001000011101011110111110无无效效循循环环01011010有效有效循

57、环循环电路无法自启动电路无法自启动。 改进改进1DCLKCLK1D1D1DC1C1C1C1Q0Q1Q2Q3FF0FF1FF2FF3D0反馈逻辑电路反馈逻辑电路通过在输出与输入之间通过在输出与输入之间接入适当的反馈逻辑电接入适当的反馈逻辑电路，可以路，可以。根据逻辑图得：根据逻辑图得：2*31*20*1310*0QQQQQQQQQQ状状态态方方程程 优点：优点：电路结构极其简单；在有效循环电路结构极其简单；在有效循环只有一个只有一个1 1（或（或0 0）时，可以直接以各个触发）时，可以直接以各个触发器输出端的器输出端的1 1表示电路的一个状态，不需要表示电路的一个状态，不需要另外加译码电路。另外

58、加译码电路。 缺点：缺点：没有充分利用电路的状态。没有充分利用电路的状态。 自启动验证！自启动验证！扭环形计数器扭环形计数器其中反馈电路的逻辑函数表达式为其中反馈电路的逻辑函数表达式为 ： ),(1100 nQQQFD1DCLK1D1D1DC1C1C1C1Q0Q1Q2Q3FF0FF1FF2FF3D0反反 馈馈 逻逻 辑辑 电电 路路 环形计数器就是最简单的一种，即环形计数器就是最简单的一种，即 ：10 nQD 将反馈逻辑函将反馈逻辑函数式取为：数式取为：10nQD则得到电路称为则得到电路称为扭环形计数器扭环形计数器。一、同步时序电路的设计方法一、同步时序电路的设计方法 设计同步时序逻辑电路的一

59、般步骤：设计同步时序逻辑电路的一般步骤：1 1、逻辑抽象，得出电路的状态转换图或状态转换表、逻辑抽象，得出电路的状态转换图或状态转换表 把要求实现的时序逻辑功能表示为时序逻辑函数，可把要求实现的时序逻辑功能表示为时序逻辑函数，可以用状态转换表的形式，也可以用状态转换图的形式。以用状态转换表的形式，也可以用状态转换图的形式。2 2、状态化简、状态化简 合并等价状态。合并等价状态。等价状态：等价状态：若两个电路状态在相同的输入条件有相同的输若两个电路状态在相同的输入条件有相同的输出，并且转换到同样的一个次态，则称这两个状态为等价状态。出，并且转换到同样的一个次态，则称这两个状态为等价状态。 6.4

60、 6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法3 3、状态分配、状态分配状态分配又称状态编码。状态分配又称状态编码。首先首先要根据逻辑状态要根据逻辑状态M M 确定触发器的数目确定触发器的数目N N；2 2N-1N-1M2M2N N其次其次要给每个电路状态规定对应触发器状态组合。要给每个电路状态规定对应触发器状态组合。每组触发器的状态组合都是一组二值代码，因而每组触发器的状态组合都是一组二值代码，因而又将这项工作称为状态编码。又将这项工作称为状态编码。状态编码一般要遵循一状态编码一般要遵循一定的规定。定的规定。 4 4、选定触发器类型、选定触发器类型5 5、根据得到的方程式画出逻辑图、