FPGA用状态机实现序列检测器的设计

1、*-当课程名称：基于FPGA勺现代数字系统设计实验名称：用状态机实现序列检测器的设计名:*号:*级:电子*指导教师：*信息工程学院一、实验原理1、实验内容：应用有限状态机设计思路，检测输入的串行数据是否是“01111000”。拟用SW3-SW0, J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块）一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为“11100101”，显示a,否则显示b （系统需要设计一个 7段数码显示译码器模块）为了显示可控，清晰，拟用 V16,D18实现时钟，复位信号的输入。本实验由顶层文件、串行检测、并行数据转串行

2、、数码管显示四个模块组成7bits数据 4bits数据数码管显I : 示模块reset2、要求：系统主要包括 3个模块：1）并行数据转串行数据模块（xulie.v ）2）串行检测模块（schk.v ）3）数码管显示模块（decled7s .v ）于需要用按键 V16作为时钟输入，按键 D18作为系统复位输入，所以需调用实验二中应用的消抖模 块，对两个按键输入信号进行消抖。? 并行数据转串行数据模块（xulie.v ）,串行检测模块（schk.v ）均采用有限状态机的描述方式。? 并行数据转串行数据模块（xulie.v ）功能描述：可以异步复位，可以在时钟控制下，将并行输入数据 din7:0，按

3、口din7 , din6 , din5 , din4, din3 , din2 , din1 , din0的顺序输出至串行检测模块的输入端口din。? 根据设计要求，先画出并行数据转串行数据模块的状态转移图，并写出HDL代码。? 比较实验指导书提供并行数据转串行数据模块的参考代码，总结有限状态机的HDL设计方法。?串行检测模块（schk.v ）输入信号：DIN-1bit的串行输入数据CLK-同步输入时钟CLR -异步清零信号，当 CLR=1,系统车出置0,否则，系统正常工作输出信号：AB4bits 数据，如果系统检测到“ 01111000”这8bit的输入，AB=4 b1010,否则,AB=4

4、 b1011.? 串行检测模块（schk.v ）? 画出串行检测模块（schk.v ）的状态转移图，并自行设计HDL源代码。? 用Verilog HDL设计数码管驱动电路、系统顶层电路。3、数码管显示驱动模块（led.v）输入：AB3:0输出：Q6:0-待显示的数值驱动数码管的七位数值表2-1共阳极数码管驱动模块输入与输出关系表输入(4bits)输出(7bits)显示内容4' b10107' b1110111a4' b10117' b1111100b4' b00007' b100000004、消抖(1)按键抖动的产生原因：通常的按键所用开关为机械

5、弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开 关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串 的抖动，为了不产生这种现象而作的措施就是按键消抖。图2-3按键抖动波形图(2)本次实验提供的消抖模块简介elk电平检查模块4电1的看E modula.r延时模块时叩 mcdul&welk outdebounce module.v图2-4消抖模块框图H2L_Sig,L2H_Sig拉高，并随后拉电平检查模块：检测输入的按键是否被按下或者释放，并分别将 低，给出按键的操作信息。延时模块：对输入的信号变化时刻进行计时并观察信号的变换

6、情况，对输出端口进行恰当地赋值。二、实验步骤1、建立工程：file->New Project 。More InfoProject SettingsProperty NameValueEvaluation Development BoardNene SpecifiedProduct CateqorvAllFamilySpartanSE一DeviceXC3S5OOEPackaqeFG32OSpeed事Top-Level Source Type|HDLSynthesis ToolXST (VHDL/Verilog)SimulatorISim (VHDL/Verilog)Preferred La

7、nquaaeVerilogPropertv Specification in Project FileStore all valuesManual Compile OrderVHDL Source Analysis StandardVHDL空aEnable Messaqe Filterinq国Specify device and project properties.Select the device and d«sipk flow for the projectHextC aiic el2、建立新 Verilog HDL 模块编辑窗口，按并行数据转串行数据模块( xulie.v )

8、，串行检测模块 (schk.v ),数码管显示模块(decled7s .v )的目标要求进行设计，模块在综合后，采用画波形的方式编 辑测试激励波形，对相关模块进行功能仿真，实现模块的验证、修正。3、L组合为一个模块，完成综合、功能仿真，分析波形，修正设计。4、拷贝消抖模块代码：debounce_module.v , delay_module.v , detect_module.v ,组合完成消抖模块。5、将消抖模块组合入系统综合，不仿真。6、硬件测试平台设计。7、顶层模块完成后，双击 Implement Design ,进行布局布线，双击 Generate Programming File 生

9、 成下载文件，双击 Configure Target Device ,按照提示完成下载。8、下载后，改变拨动开关和按键，观察结果。9、使用chipscope片内逻辑分析仪对设计进行硬件调试，验证设计是否正确。掌握该调试方法和调试步骤。三、实验结果及分析1、数码管驱动模块(led.v)module decled7s(AB,Q);input 3:0AB;output 6:0Q;reg 6:0 Q=7'b1000000;always(AB)beginif(AB = 4'b1010) Q <= 7'b1110111;/ 输出 Aelse Q <= 7'b11

10、11100;输出 Bendendmodule1.1数码管驱动综合decled7s8(3:0)Q(6:0)decled7s1.2数码管驱动仿真2、并行数据转串行数据模块(xulie.v )module xulie(DIN8,CLK,CLR,DIN);input CLK,CLR;input 7:0DIN8;output DIN;reg 2:0 cur_state,next_state;reg DIN;parameters0 = 3'b000,s1 = 3'b001,s2 = 3'b010,s3 = 3'b011,s4 = 3'b100,s5 = 3'

11、b101,s6 = 3'b110,s7 = 3'b111;always (posedge CLK or posedge CLR) beginif(CLR)cur_state <= s0;elsecur_state <= next_state;endalways (cur_state or DIN8 or DIN )begincase (cur_state)s0 : beginDIN <= DIN87;next_state <= s1;ends1 : beginDIN <= DIN86;next_state <= s2;ends2 : begi

12、nDIN <= DIN85;next_state <= s3;ends3 : beginDIN <= DIN84;next_state <= s4;ends4 : beginDIN <= DIN83;next_state <= s5;ends5 : beginDIN <= DIN82;next_state <= s6; ends6 : beginDIN <= DIN81;next_state <= s7;ends7 : beginDIN <= DIN80;next_state <= s0;enddefault : begi

13、nDIN <= 1'b0;next_state <= s0;endendcaseendendmodule2.1并行数据转串行数据综合xulieDIN8(7:0)DINCLKCLRxulie2.2并行数据转串行数据仿真3、串行检测模块(schk.v )module schk(DIN,CLK,CLR,AB);input DIN,CLK,CLR;output3:0 AB;reg 3:0 cur_state,next_state;reg 3:0 AB=4'b0000;parameteridle = 4'b0000,s1 = 4'b0001,s2 = 4

14、9;b0010,s3 = 4'b0011,s4 = 4'b0100,s5 = 4'b0101,s6 = 4'b0110,s7 = 4'b0111,s8 = 4'b1000;always (posedge CLK or posedge CLR)beginif(CLR) cur_state <= idle;else cur_state <= next_state;endalways (cur_state or DIN)begincase(cur_state)idle: beginAB <= 4'b1011;if(DIN=1&

15、#39;b0) next_state <= s1;else next_state <= s1;end51: beginAB <= 4'b1011; if(DIN=1'b1) next_state <= s2; else next_state <= s1;end52: beginAB <= 4'b1011;if(DIN=1'b1) next_state <= s3; else next_state <= s1;end53: beginAB <= 4'b1011;if(DIN=1'b1) next

16、_state <= s3; else next_state <= s1;end54: beginAB <= 4'b1011;if(DIN=1'b1) next_state <= s5; else next_state <= s1;end55: beginAB <= 4'b1011;if(DIN=1'b0) next_state <= s6; else next_state <= idle;end56: beginAB <= 4'b1011;if(DIN=1'b0) next_state <

17、;= s7; else next_state <= s2;end57: beginif(DIN=1'b0) beginAB <= 4'b1010;next_state <= s8;end else beginnext_state <= s2;AB <= 4'b1011;end end58: beginAB <= 4'b1011; if(DIN=1'b1) next_state <= s2;else next_state <= s1;enddefault : next_state <= idle;end

18、caseendendmoduleLnnnmuLTLrLrLnmjurnmAB3:OJCLR1011NameValue4、xulieqi组合模块module xulieqi(DIN8,CLK,CLR,Q);input CLK,CLR;input 7:0 DIN8;output 6:0 Q;wire 3:0 AB;xulie u1 (.DIN8(DIN8),.CLK(CLK),.CLR(CLR),.DIN(DIN);schk u2 (.CLR(CLR),.DIN(DIN),.AB(AB);decled7s u3 (.AB(AB),.Q(Q); endmodule4.1 xulieqi组合模块综合仿真xulieqiv iDIN8(电0(6; 0)CLKCLR kAxulieqixulieqi5、加入消抖模块module StaMachine(CLK_50,CLK,CLR,DIN8,Q);input CLK_50,CLK,CLR;input 7:0DIN8;output 6:0Q;wire CLK_OUT;debounce_module u1(CLK_50,CLR,CLK,CLK_OUT);xulieqi u2(DIN8,CLK_OUT