Xilinx+CPLD介绍

1、Xilinx CPLD系列产品1.1简 介XilinxCPLD系列器件包括 XC9500系列器件、 CoolRunner XPLA和 CoolRunner-H 系列 器件。 XilinxCPLD器件可使用 Foundation 或 ISE开发软件进行开发设计，也可使用专门针 对 CPLD器件的 Webpack开发软件进行设计。1.1.1 XC9500系列CPLD器件Xilinx公司的 CPLD 器件被广泛地应用在通信系统、网络、计算机系统及控制系统等电 子系统中。XC9500系列 CPLD器件的 tPD最快达 3.5ns,宏单元数达 288个，可用门数达 6400 个，系统时钟可到达200MH

2、z。XC9500系列器件采用快闪存储技术 (FastFLASH ),与 E2CMOS 工艺相比，功耗明显降低。XC9500系列产品均符合 PCI总线标准；含 JTAG测试接口电路，具有可测试性；具有在系统可编程( In System Programmable , ISP)能力。XC9500 系列器件分 XC9500 5V 器件、XC9500XL 3.3V 器件和 XC9500XV 2.5V 器件 3 种类型，XC9500系列可提供从最简单的 PAL综合设计到最先进的实时硬件现场升级的全套 解决方案。表 1-1表 1-3分别列出了 XC9500、XC9500XL 和 XC9500XV系列器件的根

3、本特 征。表 1-4表 1-6 那么分别列出了 XC9500、XC9500XL和 XC9500XV器件的封装和 I/O引脚 数。其中 fCNT代表 16位计数器操作频率，fsys表示一般目标系统设计中生成多重功能块所需 的内部操作频率。表1-1 XC9500系列器件特征系列器件XC9536XC9572XC95108XC95144XC95216XC95288宏单元3672108144216288可用门数80016002400320048006400存放器3672108144216288tPD/ns57.57.57.51015tSU/ns3.54.54.54.56.08.0tCO/ns4.04.5

4、4.54.56.08.01)tCNT/MHz1100125125125111.192.2tSYS/MHZ2,10083.383.383.366.756.6表1-2 XC9500XL系列器件特征系列器件XC9536XLXC9572XLXC95144XLXC95288XL宏单元3672144288可用门数800160032006400存放器3672144288-7 -续表系列器件XC9536XLXC9572XLXC95144XLXC95288XLtPD/ns5556tsu/ns3.73.73.74.0tCo/ns3.53.53.53.8tsYs/MHz178178178208表1-3 XC9500

5、XV系列器件特征系列器件XC9536XVXC9572XVXC95144XVXC95288XV宏单元3672144288可用门数800160032006400存放器3672144288tPD/ns5556tSU/ns3.53.53.54tCO/ns3.53.53.53.8tSYS/MHz222222222208输出扩展1124表1-4 XC9500 CPLD封装及I/O弓I脚数系列器件XC9536XC9572XC95108XC95144XC95216XC9528844脚VQFP3444脚PLCC343448脚CSP3484脚PLCC6969100脚TQFP728181100脚PQFP728181

6、160脚PQFP108133133208HQFP166168352脚BGA166192表1-5 XC9500XL CPLD封装及I/O引脚数系列器件XC9536XVXC9572XVXC95144XVXC95288XV44脚PLCC343464脚VQFP52100脚TQFP7281144脚TQFP117117208脚TQFP7248脚CSP3638144脚CSP117256脚BGA192表1-6 XC9500XV CPLD封装及I/O引脚数(不包括4个专用JTAG弓I脚)系列器件XC9536XLXC9572XLXC95144XLXC95288XL44脚PLCC3434-8 -64脚VQFP365

7、2100脚TQFP7281144脚TQFP117117208脚TQFP16848脚CSP3638144脚CSP117256脚BGA192XC9500系列产品采用第二代“支持 ISP的引脚锁定结构，它拥有一个 54bit 输入函数块，使用户可以在进行多种改变的同时保持输出引脚固定。这个特点给设计带来了灵活性，如时钟完全受控。既可以对每个宏单元作输出使能反转，也可对个别的乘积项时钟作使能反转。XC9500XL和 XC9500XV 器件为低电压、低功耗的CPLD器件，使用 XC9500XV 器件可以比 XC9500器件节省 75%的功率，同时本钱也大大降低。低电压不仅具有最正确的系统性 能，同时确保

8、灵活性和布通率，可以很方便地设计出工作频率近200MHz的快速同步 DRAM控制器以及与微处理器配合更紧密的接口。与 XC9500相比，XC9500XL 和 XC9500XV除具有速度优势外，性能也增强了许多。它增加了用于动态噪声控制的输入滞后功能，还增加了一条支持改良的互连测试的JTAGQ 钳位指令。XC9500系列器件主要有以下几个特点。(1)高密度：XC9500系列器件内有 36288个宏单元(每个宏单元内有一个存放器)，8006400个等效门，封装引脚 44352个。(2)高性能：XC9500系列器件所有信号都有相同的延时，而与其路径无关。其引脚到引脚的传输时间 tPD最快可达 3.5

9、ns,相应的计数器频率 fCNT可达 125MHz。XC9500XL CPLD 器件 tPD最快可达 4ns，相应的计数器频率 fCNT可达 200MHz。(3)系统内编程：所有 XC9500系列器件均含有 JTAG测试接口电路，具有 5V或 3.3V 系统内编程(ISP)能力，且到达最小 1 万次编程/擦除次数。系统内编程通过边界扫描测试 引脚进行。(4)快速闪存技术： 所有XC9500系列器件均采用先进的 CMOS 0.35叫FastFlash技术， 比E2CMOS工艺功耗明显降低。(5)5V和 3.3V工作电压混合模式：XC9500系列器件可在 5V正常电压和 3.3V的低电 压条件下平

10、安工作。低电压器件 XC9500XL CPLD 具有比 XC9500 CPLD 更高的性能，其输 出电压为 3.3V或 2.5V，其 I/O引脚可接受 5V、3.3V和 2.5V的电压输入。这两种器件均可 平安地工作在混合电压系统中。 XC9500XL CPLD 器件的输出可作为 XC9500 CPLD 器件的输 入，而 XC9500CPLD型器件的输出也可作为 XC9500XL CPLD 型器件的输入。(6)保密和抗干扰：XC9500器件包含先进的数据保密特性，它可以完整保护编程数据不被非法读取和擦除。 表 1-7所示为 4个不同的可用保密设置。写入保密位提供附加的保护，防止用户偶然的摒除器

11、件或重新编程。除保密特性外，XC9500 CPLD 系列器件的每个 I/O都有一个可编程输出摆率控制位，从而可减少系统噪声。-9 -表1-7数据保密选择读取保密写入保密默认设置默认读取允许编程/擦除允许读取禁止编程/擦除允许设置读取允许编程/擦除允许读取禁止编程/擦除允许(7)驱动负载能力强：XC9500 CPLD 的每个输入/输出端口的负载电流可达 24mA,与 Lattice 公司的 CPLD 相比，其负载能力更强，可直接驱动LED 显示而无须附加驱动电路。(8)增强引脚锁定功能：XC9500系列器件的结构特性注重系统内编程的要求，增强的 引脚锁定功能可以防止重做昂贵的印制电路板。1.1.

12、2 CoolRunner系列CPLD器件Xilinx CoolRunner 系列 CPLD 器件分 CoolRunner- n 系列和 CoolRunner XPLA 3 系列器 件。1999 年8 月，Xilinx 收购了 Philips 的 CoolRunner 生产线并开始提供 XPLA (eXtenden Programmable Logic Array，加强型可编程逻辑阵列)系列器件，如表 1-8所示。表1-8 XPLA系列器件根本特性器件类型宏单元tPD/ns系统时钟/MHzI/O引脚数加强型XPLAXCR3032A (3V)XCR5032A (5V)326.011132 (PLC

13、C44、VQFP44)XCR3064A (3V)XCR5064A (5V)647.510532 (PLCC44、VQFP44)、64 (BGA56、VQFP100)XCR3128A (3V)XCR5128A (5V)1287.59580 (VQFP100)、96 (TQFP128)XPLA2XCR3320A (3V)3207.5100112 (TQFP160)、192 ( BGA256 )XCR3960A (3V)9607.5100384 (BGA492 )XPLA3XCR3032XL32520032 (VQFO44、CSP48)XCR3064XL64616732 (VQFP44)、44 (C

14、SP56)、64 (VQFP100)XCR3128XL128616780 (VQFP100)、104 (CSP144、VQFP144)XCR3256XL2567.5133104 (TQFP144)、160 (208PQFT、280CSP)XCR3384XL3847.5133216 (CSP280)XPLA系列器件包括加强型器件、XPLA2器件和 XPLA3 器件，其显著特点是高速度和低功耗，特别适合应用于手持、移动等功耗要求较低的设备，如PDA、笔记本电脑、移动电话等。表 1-8列出了 XPLA 系列器件的根本特性。下面以 XPLA器件为例，说明 XPLA系列器件的主要特点。-10 -(1)高

15、密度：器件含有 34382个宏单元。(2)高性能：器件所有信号都有相同的延时，与其路径无关。tpD最快可达 4ns。(3)低功耗：完整的 CMOS 结构，采用 FZP (Fast Zero Power)技术，器件静态电流100A，正常工作时也比其他公司的CPLD小 50%67%。(4)总线友好 I/O :无须外接上拉电阻， 3.3V工作电压，可接受 5V I/O信号。(5)在系统可编程：所有器件具有在系统可编程特性，可达 1万次编程/擦除次数。(6)多时钟：多时钟资源使设计更方便。Xilinx CoolRunnerTM- n CPLD器件提供高运算速度，易于与 XC9500/XL/XV 系列

16、CPLD 联合使用。在单一 CPLD里，消耗极低的功率可实现XPLA3TM系列多功能性。这一点意味着通过系统内可编程功能使得原来同一局部可被用作数据高速通信、计算系统以及使得便携 式产品到达其领先技术水平。功率的低功耗和运算的高速度结合于同一器件中，使得运用更 容易、花费更有效。已经获得 Xilinx专利的 FZP (Fast Zero PowerTM)结构提供固有的低功 率性能，而不需要任何专门的设计措施。Clocking技术和其他的能量节省特性延伸了用户的功率预算。 目前， ISE4.1I、 WebFITTER 和 ISEWebpack 均支持这一设计特性。 表 1-9给出 了 CoolR

17、unner-n CPLD系列器件的宏单元数和关键时间参数。表1-10那么详细描述了CoolRunner- 口 CPLD系列器件的高级特性。而表 1-11为 CoolRunner- 口 CPLD 包及提供相应 的 I/O数。表1-9 CoolRunner-II CPLD系列器件参数系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512宏单元3264128256384512最大I/O3364100184240270tPD/ns3.54.04.55.05.56.0tSU/ns1.72.02.12.22.32.4tCO/ns2.83.03.43.84.24.6tSYS

18、/MHz333270263238217217表1-10 CoolRunner-II CPLD系列器件特性系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512IEEE 1532VVVVVVI/O扩展112244时钟分频VVVV时钟倍频VVVVVV数据门VVVVLVTTLVVVVVVLVCMOS33,25,18和1.5VI/OVVVVVVSSTL2-1VVVVSSTL3-1VVVVHSTL-1VVVV配置地VVVVVV四重数据平安VVVVVV开漏输出VVVVVV-11 -热插拔VVVVVV-12 -表1-11 CoolRunner-II CPLD包及相应的I/O

19、数系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512PC443333VQ443333CP563345VQ100648080CP132100106TQ144100118118PQ208173173173FT256184212212FG3242402701.2XC9500系列器件的结构XC9500系列器件(XC9500、XC9500XL、XC9500XV )在结构上根本相同，如图 1-1 所示。图1-1 XC9500系列结构每个 XC9500器件是由一个多功能块FB ( Function Block )和输入/输出块 IOB组成，并有一个开关矩阵 FastCO

20、NNECT 完全互连的子系统。每个FB提供具有 36个输入和 18个输出的可编程逻辑；IOB那么提供器件输入和输出的缓冲；FastCONNECT开关矩阵将所有输入JTAG口I.-0I/OT/0I/OI/OI/OI/OI/OI/O/GCKI/O/GSRI/O/GTS住系统可编程控制器宏单元1-18|宏单元|18JIAG控制器-甥tctco ozNzNs s升关HiHi阵功能块I-13 -信号及 FB的输出连到 FB的输入端。对于每个 FB，有 1218个输出取决于封装的引脚数 及相关的输出使能信号直接驱动IOB。在图 1-1中，功能块输出线中的粗线直接驱动IOB。1 .功能块如图 1-2所示，每

21、个功能块 FB由 18个独立的宏单元组成，每个宏单元可实现一个组合电路或存放器的功能。FB除接收来自 FastCONNECT 的输入外，还接收全局时钟、输出使能置位成位时铀图1-2 XC9500系列功能模块FB的逻辑是利用一个积之和的表达式即与或阵列来实现的。 36个输入连同其互补 信号共 72个信号对 XC9500XL器件来说是 54个输入连同其互补信号共 108 个信号在可 编程与阵列中可形成90个乘积项。乘积项分配器那么将这90个乘积项的任何数目分配到每个宏单元。每个 FB支持局部反应通道，它允许任何数目的FB输出驱动到它本身的可编程与阵列，而不是输出到 FB的外部。这一特性便于实现非常

22、快速的计数器或状态机功能，因为所有的 状态存放器都在同一个 FB之内。2.宏单元XC9500器件的每个宏单元Macrocell 可以单独配置成组合或存放的功能，宏单元和 相应的 FB逻辑如图 1-3所示。与阵列中的 5个直接乘积项用作原始的数据输入。用 OR 或 XOR 门来实现组合功能， 它们也可用作时钟、复位/置位和输出使能的控制输入。乘积项分配器的功能与每个宏单元如 何选择利用这 5 个直接乘积项有关。宏单元的存放器可以配置成D触发器或 T 触发器，也可以被旁路即该存放器被忽略：从而使宏单元只作为组合逻辑使用。每个存放器均支持非同步的复位与置位，在加电期间， 所有的用户存放器都被初始化为

23、用户定义的预加载状态默认值为0。-14 -所有的全局控制信号，包括时钟、复位/置位和输出使能信号对每个单独的宏单元都是有 效的。如图 1-4 所示，宏单元存放器的时钟来源于三个全局时钟的任意一个或乘积项时钟。 GCK 及/M 可以在器件内直接使用。GSR输入被提供用来允许置位用户存放器到用户定义 的状态。图1-4宏单元时钟和复位/置位性能匚乘积丽时钟I/Q/GCKI、EZF含全局时神LI/Q/GCK3M宏单元企.就置位，域位-15 -3.乘积项分配器乘积项分配器 PT (Product Term )如，所有 5 个直接项可以驱动 OR 函数使用直接乘积项的宏单元逻辑乘积项分配器可以重新分配FB

24、内其他的乘积项来增加宏单元的逻辑能力，它允许超过5个直接乘积项，这就要求附加乘积项的任何宏单元可以存取FB内其他宏单元中独立的乘积项。每个宏单元可最多有15个乘积项，此时将增加一个小的延时tpTA，如图 1-6所示。项分配器控制 5 个直接的乘积项如何分配到每个指定单元，例 ，如图 1-5所示。_宏单元诋机项避辄-16 -DDDDDDDDDD个解和项 的乘租顼分配器砌项DDDDD图1-6具有15个乘积项的乘积项分配器-17 -乘积项分配器也可以重新分配FB内来自任何宏单元的乘积项，将局部积之和组合到数个宏单元，如图 1-7所示。在这个例子中，增加的延时仅为2 tPTA，对任何宏单元所有的 90

25、个乘积项是有效的，最大的附加延时为8tpTA。图 1-8所示为乘积项分配器的内部逻辑。-18 -席观项DDDDD厂带右堂个晒和用I的宏单元逆耕DDDDDDDDDD DDDDD图r1-7超过多个宏单元的乘积项分配器4. FastCONNECT 开关矩阵FastCONNECT开关矩阵连接信号到 FB的输入端，如图 1-9所示。所有 IOB 对应于用 户输入引脚和所有 FB的输出驱动 FastCONNECT开关矩阵。开关矩阵的所有输出都可以 通过编程选择以驱动 FB,每个 FB那么最多可接收 36个来自开关矩阵的输入信号。所有从开计配器碓租项分配器带用个乘租顼 的安单元逻辑-19 -关矩阵到 FB的

26、信号延时是相同的。来白上一缓宏单元踏上一缱宏单元图1-8乘积项分配器逻辑Nared-AND Capabilrty |图1-9 Fast CONNECT开美矩阵5 .输入/输出块输入/输出块IOB提供内部逻辑电路到用户I/O引脚之间的接口。每个 IOB包括一个Xr-EH莱袒项丹配器碾积琐置位-O艇枳筋好位来口下一级宏单元始下一级宏单元全局时钟? 娠积项划帅金局置位/iiR-J乘枳项输出使能-DFasi CONNECT开关矩阵功能模块功能模块-20 -输入缓冲器、输出驱动器，输出使能数据选择器和用户可编程接地控制，如图图1-10输入/输出块和输出使能性能输入缓冲器兼容标准 5VCMOS、 5VTT

27、L 和 3.3V信号电平。 输入缓冲器利用内部 5V电 源 VCCNT确保输入门限为常数，不随VCCIO电压改变。如图 1-10所示，输出使能信号由输出使能数据选择器提供，它可由以下 4个选项之一产生：1来自宏单元的乘积项信号PTOE ; 2全局输出使能信号全局OE1OE4中的任意一个；3高电平 1; 4低电平 0。图 1-10 的结构图中只有一个输出使能信号，它对应 的是宏单元数小于 144 个的器件；当器件的宏单元数到达144 个时应有两个输出使能信号；当宏单元数大于等于 180 个时那么有 4 个输出使能信号。每个输出有独立的输出摆率控制。输出沿的摆率可以通过编程变慢来减少系统噪声，而

28、附加一个时间延时 tSLEW,如图 1-11所示。每个 IOB提供用户编程引脚，允许将器件I/O引脚配置为附加的接地引脚。把关键处设置的编程接地引脚与外部的地连接，可以减少由大量瞬时转换输出产生的系统噪声。1-10所示。宏单元给CONNEC I 开美始阵 _OHDH在与阵列中或反D-乘租项输出便能PTOE电阻使卷用于XC952I6和XC95迎K给其他宏单元SWA/SM出块工槌半控;剧用尸可 编程接地全局输出使能1全楠输出使能之全局输出使能3仝扃轴出使能可|/WjTS3E 3I/O.GTS4E 3I/O/GTS2I/O.GTSIri-21 -图1-11输出摆率控制上拉电阻典型值为 10k Q接到

29、每个器件的 I/O引脚，用来防止器件在正常工作时 引脚出现悬浮情况。在器件编程模式和系统加电期间这个电阻是有效的，擦除器件时它也是 有效的。在正常运行器件时这个电阻将无效。输出驱动器具有支持 24mA 输出驱动的能力，在器件中的所有输出驱动器可以配置为5V图1-12 XC9500器件模式6.持续性所有 XC9500 CPLD 提供在系统内编程， 最小编程/擦除次数达 10 000 次。每个器件在这 个极限内能满足所有的功能、性能和数据存储的技术规定。7.低功耗模式所有 XC9500器件提供对单个宏单元或横跨所有宏单元的低功率模式，这个特性可使器 件功率显著减少。每个单个宏单元可以被用户编程为低

30、功耗模式，这种应用使关键的部件可 以保持为标准的功率模式，而其他部件可以编程为低功率运行，以便减少整个功耗。编程为 低功率模式的宏单元在引脚到引脚的组合延时和存放器的建立时间插入附加的延时拍，乘积项时钟到输出和乘积项输出使能延时不受宏单元功率时钟的影响。8.加电特性XC9500器件在所有的运行条件下具有良好的性能。在加电期间，每个 XC9500器件采 用内部电路保持器件在静止状态，直到电源电压VCCINT保持在平安电平近似 3.8V。在此TTL 电平或 3.3V电平，连接器件的输出电源VCCIO为 5V或 3.3V的电源。图 1-12所示为XC9500器件如何在仅有单电源5V系统或混合电源 3

31、.3V/5V5VTTL的系统中使-22 -时间内，所有器件引脚和 JTAG 引脚被禁用，所有器件输出用 IOB 上拉电阻使能禁止。当电源电压到达平安电平时，所有用户存放器开始初始化(一般在 100 MS内)，器件立即正常工作。在混合的 3.3V/5V系统中，加电程序的任何时间VCCINT VCCIO。如果器件在擦除状态(任何用户模式编程之前)，器件输出用 IOB上拉电阻禁止，而使能 J TAG 引脚，允许器件在任何时间被编程。编程完毕后，器件处于正常工作状态。器件的输入和输出被使能，JTAG 引脚同时也被使能，以允许在任何时间擦除器件或进行边界扫描测试。1.3CoolRunner系列CPLD器

32、件的结构下面以 XPLA3 器件为例说明 XPLA系列器件的结构。如图 1-13所示，XPLA3 器件由零 功率互连阵列(Zero-power Interconnect Array ,ZIA)连接起来的逻辑块构成。每个逻辑块含 16个宏单元及来自 ZIA的 36个输入。图 1-13所示的结构与其他公司的 CPLD 器件大致相同，XPLA3 器件与其他类型 CPLD 不同的是每个逻辑块内的逻辑分配及这些逻辑块的实现技术。下面对 XPLA3 器件的构成逐 一进行介绍。图1-13 Xilinx XPLA3 CPLD结构1.逻辑块如图 1-14所示，每个逻辑块包含一个 PLA 阵列，产生控制项、时钟项

33、和逻辑单元。PLA 阵列中共有 36对来自互连阵列 ZIA 的互补(信号及其取非信号)输入，供应 48 个乘积项。 在 48个乘积项中有 8个乘积项(PT0:7)连至本地控制项(LCT0:7),它们被用做控制输-23 -入，作为每个宏单元的异步时钟、复位、置位和输出使能信号，其余的乘积项那么分别作为宏 单元的一个独立输入端。逻辑块中有 8个适合于适配和锁定引脚的折叠反应(FoldBack )NAND 乘积项(PT8:15)。FoldBack NAND 的结构如图 1-15 所示，输出信号可用下式表达：宏单元逻辑=PTI+PT2+PT3+PT4(A+B+C)图1-15 FoldBack NAND

34、结构逻辑块结构中有 16个乘积项(PT16:31)通过可编程或门连至可变函数复用器(VariableFunction Multiplexer , VFM )。VFM的结构如图 1-16所示，它实现了任意二输入逻辑函数送 至宏单元，从而使逻辑优化更容易。每个宏单元支持组合逻辑输入、时序逻辑输入、预置和复位，可配置为D触发器、T 触发器或锁存器。如果一个宏单元需要更多乘积项，它只需要从PLA阵列中取得所需的乘Z1A36反应与下门(PT8：15)积项时钟图1-14 Xilinx XPLA3功能块结构-24 -积项。2.宏单元图 1-17 所示为 XPLA3 器件的宏单元结构。每个宏单元均可在上电时复

35、位或置位，且可 配置成 D触发器、T 触发器、锁存器或实现组合逻辑功能。每个触发器的时钟均可来自8个时钟源之一， 这 8 个时钟源包括 2 个全局时钟、 1 个通用时钟、 1 个乘积项时钟和 4 个本地 控制项 CT4:7。其中 2个全局同步时钟直接由 4 个外部时钟引脚驱动，时钟输入信号 CT4:7 能被单独配置成逻辑块中36个信号的乘积项或和项，每个宏单元存放器可配置为上电时置位或复位。图1-17 XPLA3宏单元结构宏单元中有两个到 ZIA的反应路径：一个来自宏单元，另一个来自I/O引脚。当 I/O引脚被用做输出引脚时， 输出缓冲被使能，且宏单元反应路径将宏单元逻辑反应回ZIA ;当 I/O引脚被用做输入引脚时，输出缓冲为三态输出，且输入信号能通过 I/O反应路径反应回 ZIA。3 .输入/输出单元如图 1-18所示，输出使能 OE (Output Enable)复用器有 8种可能模式。模式 7 为弱上拉 模式(WeakPull-up, WPU),它使器件在电路中工作时不需要在不使用的引脚上加上拉电阻。输入/输出单元可工作在 5V电压下，且在一个摆率控制位可以有效地减小电磁干扰。输全日II寸神一全局时怖-诲用时神一乘积项时钟CT4：7T。给组合电路和存放器输入图1-16可变功能复用器Wi