verilog的VGA显示控制

1、Verilog的VGA显示控制from :好友博客：:/ , HSYNC为标准TTL电平，0V3.3VRGB的电平在0V0.7V之间0V为黑色，0.7V为全色三、程序顶层框图VGA产生行同步HSYNC,场同步信号VSYNC,并产生每个像素的地址输入单口ROM显存中，ROM输出该点需要显示的颜色值四、单口ROM显存设计程序的显示模式为800*600 , 72Hz刷新频率，像素频率为50MHz每个像素需要显示的颜色存储在单口RAM中，每种颜色用8个字节表示那么如果要显示800*600分辨率，那么需要800*600字节480KB 的单口ROM由于FPGA内部没有这么大的RAM,因此我把屏幕上100*

2、100个像素组成的矩形作为一个逻辑像素即显示同一种颜色这样只要8*6字节48字节，用FPGA自带的RAM是很容易实现的16ROM中颜色存储地址表将全屏划分成8*6的方格，每个方格的颜色存储在ROM中，VGA控制器不断产生行坐标ROM水平地址和场坐标ROM垂直地址最后组合成ROM实际地址输入ROM中，ROM输出该地址的颜色值，显示在LCD中五、程序设计代码1module VGAclk,rst_n,hsync,vsync,vga_r,vga_g,vga_b;2345input clk;/50MHz67input rst_n;/复位信号89output hsync;/行同步信号1011output

3、vsync;/场同步信号1213/ R、G、B信号输出1415output 1:0 vga_r;41output 2: 0 vga_g;output 2: 0 vga_b;/reg 10: 0 x_cnt;/行坐标这里包括了行同步、后沿、有效数据区、前沿reg 9： 0 y_cnt；列坐标这里包括了场同步、后沿、有效数据区、前沿reg 5:0 Xcoloradd;reg 2: 0 Ycoloradd;parameterLeft =171819202122232425262728293031323334353637383940PixelWidth =100,一Top =29;184 ,62424

4、3 always (posedge clk or negedge rst_n)4445if (!rst_n) x_cnt =10 d0;4647else if (x_cnt =11 d1040) x_cnt = 1004849else x_cnt = Left +2*PixelWidth & xcnt Left +3*PixelWidth) Xcoloradd=6b000010;d0;/行计数记到104/产生行地址ROM水平地址55if (!rst_n) Xcoloradd = Left & x_cnt Left + PixelWidth) Xcoloradd = Left +

5、 PixelWidth & x_cnt Left +2*PixelWidth) Xcoloradd= Left +3*PixelWidth & x_cnt Left +4*PixelWidt67273else Xcoloradd =6b110000;/背景颜色地址74757677 always (posedge clk or negedge rst_n)7879if (!rst_n) y_cnt =10 d0;8081else if (y_cnt =10d666) y_cnt = 10d0;h) Xcoloradd=6b000011;6465elseh) Xcoloradd =

6、6667elseh) Xcoloradd = Left +6b000100;if (x_cnt = Left +6b000101;4*PixelWidth & x_cnt Left +5*PixelWidth & x_cnt = Left +6*PixelWidth & x_cnt Left +7*PixelWidth) Xcoloradd = Left +7*PixelWidth & x_cnt Left +8*PixelWidth) Xcoloradd =6b000111;/场同步记到6610011 d1040) y_cnt = Top +82就加一8485

7、8687 always (posedge clk or negedge rst_n)88/产生列地址ROM垂直地址89if (!rst_n) Ycoloradd = Top & y_cnt Top + PixelWidth) Ycoloradd = Top + PixelWidth & y_cnt Top +coloradd =3b001;2*PixelWidth) Y3b9495elseh) Ycoloradd =9697 elseh) Ycoloradd = Top +3b010;if (y_cnt = Top +3b011;2*PixelWidth & y_cnt

8、 Top +3*PixelWidth & y_cnt Top +3*PixelWidt4*PixelWidt83else if (x_cnt =4*PixelWidth & y_cnt Top +5*PixelWidth) Ycoloradd = Top +5*PixelWidth & y_cnt Top +6*PixelWidt123/102104106107/ signal port ROM108109110111 wire 7: 0 color;112113 wire 5: 0 coloradd;114115116OM实际地址118119 _l_sprom u1(

9、coloradd,clk,color);120121122117LJUassign coloradd = Ycoloradd,3b000|Xcoloradd;/将水平地址和垂直地址合成h) Ycoloradd =3b101;103elseYcoloradd 10d184) & (x_cnt 10 d29) & (y_cnt 10d629);/-reg hsync_r,vsync_r;I1always (posedge clk or negedge rst_n)JJif (!rst_n) begin12412512612712812913013113213313413513613

10、71381391401411421431441451461471481b0;hsync_r =T1 endT| else begin田hsync_r =10d120;/产生hsync信号行同步when x_cnt=50,thsync_r=1,else 0;低电平同步国vsync_r =10d6; /产生vsync信号场同步my LCD is low syn田end田assign hsync = hsync_r;/-/颜色输出assign vga_r 1 = valid ? colorvsync_r =1 b0;149150151152153154155 hen156157 c158159160

11、161162163164165166167168169170171工assignvsync = vsync_r;7 :1b0;assign vga_rassign vga_gassign vga_gIassign vga_g田assign vga_bIassign vga_b.assign vga_bTTTendmodule后记0 = valid ? color2 = valid ? color1 = valid ? color0 = valid ? color2 = valid ? color1 = valid ? color0 = valid ? color6:1b0;5 :1b0;4 :1b0;3 :1b0;2 :1b0;1 :1 b0;0 :1b0;172173174175176177178179180181182183184185186187188189190191