VHDL与PLD实验手册(嵌入式方向)

1、可编程逻辑器件与硬件描述语言导二0一年九月令一、预备知识1.1 X开发板资源概述1、FPGA:S p a rtan-3E 系列，型号:XC3S5OOE,封装：FGT 320,速度-4;2、2行，1 6字符LCD屏幕；3、USB接口，用于进行下载，调试；4、50MH z 晶振:5、4输出，基于SP I的模拟数字转换器：6、8 个 LED灯；7、四个滑动开关：8、四个按键；1. 2、滑动开关1.2.1 .位置4个滑动开关位于开发板的右下角，标号为S W 3-S W0最右侧为S WOo如图1所示。 me一 OuSW3 SW2 SW1 SWO (N17) (H18) (L14) (L13)LOW图1开

2、发板滑动开关位程1.2. 2、操作位于U P/O N位置时，对应的F PGA引脚接3. 3V,为逻辑髙电平，处于DOWN/OF F位巻时，对应引脚接地，为逻借低电平；123、UCF 位:上¥l约束N ET w SW<0> w LOC = " L13" I 10STANDARD = LVTTL I PULLUP :Net "SW<1>" LOC = HL14 " I iosTaNdard = LVtTL I PULLU P ;NE T hSW<2> u LOC = nH18H I IO S TANDA

3、RD = LVTTL I PULLU P ;NET "SW<3>h LOC = HN1 7 " | I OS TANDARD = LVTTL I PULlUP ;13、按键开关131、位置位于开发板的左下角，标号为BTN_NORTH, B T N.EAS T ,B TN_S O UTH 和BTN_WESToRotary Push Button SwitchROT_A: (K18) Requires an int«<nal pull-upBTN NORTHROT B- (G18) Requrres an intfnai pull-upW4>R

4、OT_CENTER: (V16) RequifM an internal pull-don<K17»图2按键开关位置和标号132、操作按下按键，对应的FPGA引脚接33V,为逻辑髙电平;松开，对应引脚依靠内部下拉 电阻产生逻辑低电平。按键卡关原理如图3所示。3.3VPush ButtonBTN.* SignalUS230_o2_CG_021206图3按键开关原理图位置约束:NET ,BTN_EAST w LOC = nHl 3 ” I IOSTANDARD = LVTTL I PUL LDOWN ; Net "btn_north w loC = Mv4 w I iO

5、Stand a Rd = lvtTl I pulldown ； NET m BTN_SOUTHh LOC = HK17 H I I OSTANDA Rd = LVTTL I PULLDOWN ; NET hBTN WEST n LOC = "DIS" I IOSTAND ARD = LV TTL I PULLDOWN ;1.4.旋转开关位于开发板的左下角，在4个按键开关的中间，如图2所示。产生三个输岀：ROT_A和ROT_B编码输出和中间按键ROT_CENTER：具备两个功能，一个是按键，另外一个是开关杆转动。按键开关与13中按键开关一样, 如图4所示。开关杆工作原理如图5

6、所示。输岀依赖于旋转方向，一泄有一个开关先于另外 一个开关闭合。Rotary / Push ButtonROT_CENTER Signal图4旋转开关的案件功能Rising GdgG on 'A' Mien 8 is Low indicates RIGHT iclcckwiso) rocaiionRotating RIGHTB switcn opening chatter on A' / / injects false 4clicks, to the RIGHTjuin ! hlin mlK- -SwlK h clcd ng chatter cn B、injects f

7、alse “clicks” to the LEFT(B* rising odao when Aig Low)图6编码及抖动1.4. 3、UCF位置约束：Net u R 0T_A" LOC = HK 1 8 " I I OSTANDARD = LVTTL I PULlUP : NET "ROT_Bn LOC = u G1 8 " I I OSTANDARD = LVTTL I ?U L LUP ;Net "rOtcenter- loc = Hvi6n i iostandard = lvtTl I Pulldown ；1.5、LED灯开发板有8个独

8、立的LED灯。位于滑动开关的上测，标号为LED7LEDO最左边为LED 7 .如图7所示。0QT1 LOTI 30山J yclm-l SQUJ1 5UG2X)_c2_W_CQ12»八个LED灯152 .操作每个LED灯的一端连接到G N D ,另外一端通过一个390ohm的电阻连接到FPGA相 应的引脚，点亮某个灯，将对应得FPGA控制信号变为髙电平。3> UCF位置约束N ET mLED<7> n LOC = M F9 ” | IOSTANDARD = LVTT L I SLEW = SLO w i Drive = 8 ；NET hLED< 6 > w

9、 L OC = HE9 H I IO STANDARD = LVTTL I SLEW = SLOW I DR I VE = 8:NET "led<5> n Loc = w dii " i io Standard = lvttl i Slew = sL OW I DR I VE = 8 ;NET HLED< 4 > H LO C = w Cll'1 I I 0 STANDARD = LVTTL I SLEW = SLOW I DRIVE = 8 ;NET nLED<3>" LOC = "Flln I 10 STA

10、NDA R D = LV TTL I SLEW = SLOW I DR I VE = 8 :NET u LED<2>m LOC = "Ell" I IOSTANDARD = LVTTL I SLEW = SLOW | D RIVE = 8 ;N Et "LeD<1> h Loc = n E1 2 w i ioStaNdarD = LVTtL I SLEW = SLO w I DRIVE =8:net hleD<o> w Loc = "F12M i I ostandard = lvT Tl i Slew = sL OW

11、I D RIVE =8 ;1.6.时钟资源提供了一个50MHz的时钟，连接到FPGA的引脚C9°用户约束文件的位置约束为:NET hCLK_5 0MHz h LO C = HC9 ' I I OsTANDARD = LVCMOS 3 3 ;时钟周期约束(C 1 ock Pe r i od Con str aint s ):Net "CLK 50MHZh P E Riod = 20 On 3 HIGH 40%;二、组合逻辑电路实验（一）实验名称:3 8译码器设计。2、实验目的：1）掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；2）掌握组合逻辑电路设计的一般方法

12、；3）掌握程序下载方法，了解UCF文件的格式：4）初步了解开发板资源，掌握开发板使用方法。重点了解滑动开关和LE D显示灯的使 用方法。3、实验内容:31、用VHDL实现3-8译码器模块译码器电路如图2-1所示。其功能如表2-1所示。试用VHDL实现该译码器，并在开发 板上进行检验。A3-8译 码 器Y0Y1BY2CY3EN CY4Y5Y6Y7图2-1 3-8译码器表2-1译码器功能表ENABCY7Y6Y4Y3Y2Y1Y01XXX000000001000003. 2、将程序下载到FPGA并进行检验 资源使用要求： 用滑动开关SW3SW1作为输入； 滑动开关SWO控制EN： 8个LED灯表示8个

13、输岀。 检验方法：当SWO处于ON （EN=1）位置时，所有LED灯灭；当SW0处于OFF （EN=0）,反映当前输入的译码输岀在LED灯上显示，即当输入为 000（滑动开关SW3-SW1处于OFF状态）,LED0亮，英它灯火,等等。3. 3、撰写实验报告4、实验步骤：1 ）启动ISE,新建工程文件，编写3-8译码器的VHDL模块：2）新建UCF文件，输入位置约束；3）完成综合、实现，生成下载文件：4）连接开发板USB下载线，开启开发板电源；5 ）下载到F PGA；6）拨动开关，验证结果是否正确。二、组合逻辑电路实验（二）1. 实验名称=二位加法器设计2、实验目的：1）掌握IS E开发工具的使

14、用，掌握F PGA开发的基本步骤；2）掌握组合逻辑电路设计的一般方法；3）掌握程序下载方法：4）初步了解开发板资源，掌握开发板使用方法。重点掌握按键开关和滑动的使用方法。3、实验内容:31、用V H D L实现一个二位全加器二位加法器电路如图2-2所示。其中A和B表示两个两位加数,S为三位和。EN为加法 控制位，即当该位为1时执行加法。试用VHDL实现该加法器。A(1.O)B(1.O)EN位 加 法 器S(2.O)图2-2二位加法器要求：先实现1位全加器，然后用两个1位全加器连接为一个2 bit加法器含32、将程序下载到FPGA并进行检验 资源使用要求： 用滑动开关SW3SW2作为加数A的两个

15、输入（SW 3为高位），SW 1 -SW 0 作为加数B的两个输入（SW1为高位）； 用按键开关ROT_CENTER作为加法控制端EN 用L ED2LED 0三个灯表示3位和的输出。 检验方法：预先随意设置SW3SW0四个开关，读出A和B的值。这时LED 2-LEDO处 于“灭”状态；按下ROT_CENTER按键。读岀LE 1）2 LED0的值； 验证LED2 LED 0所表示的值是否为A和B两个值的和。3. 3、撰写实验报告4、实验步骤:1）启动ISE,新建工程文件：2 ）编写1位全加器的VHDL模块addl bit;其原理图与功能分别如图2-3和表2-2 所示。abCin1 bit全加器S

16、Cout图23 1位全加器原理图表2-2 一位全加器真值表abCinSC o ut0000000110010100110110010101011100111111提示:可以从上表得到S和Cout的逻辑表达式3）编写2位加法器的VHDL模块，其中将1位全加器作为compo n em引用；4）新建UCF文件，输入位置约朿；5）完成综合、实现，生成下载文件；6）连接开发板USB下载线，开启开发板电源；7）下载到FPG A;8）拨动开关SW3-SW0,按下ROT_CENTER,检査LED 2 - LED 0的状态。验证 结果。三、时序逻辑电路实验（一）1、实验名称:可逆计数器设计2、实验目的：1）进一

17、步熟练ISE开发工具，巩固FPGA开发的基本步骤，掌握功能仿真方法;2）掌握时序逻辑电路设计的一般方法，掌握时钟分频程序设计方法；3）理解VHDL的层次结构设计：4）巩固程序下载方法；5 ） 了解开发板时钟资源，以及时钟分频方法。3、实验内容：31、实现如下基本的可逆计数器可逆计数器电路图及功能表如图3-1和表3-1所示。表31可逆计数器功能表clre nUp/D nelkY7 YO1XXX00XX停止计数011t计数器+1操作010计数器1操作3.2、资源使用要求及实现方法:1）用LED0-LED7作为计数器输岀显示丄ED7为髙位，LEDO为低位；2）SW0为计数方向up/d n控制;3）S

18、W1为计数允许EN控制端：4）BTN_EA S T 为 cl r 按钮；5）计数时钟频率为III z,通过对5 0Mh z系统时钟分频得到，分频电路独立编写一个 模块，如图3-2所示；6）扩展：可以对按键次数进行计数（按键为BTN_SOUTH）,即通过SW 2选择讣数 源。二选一电路如图33所示。7）将图31图33三个模块连接起来，构成一个完整计数器。如图34所示。50M clock1/50000001Hz clock图3-2 1/5000000分频器2 选 1DoutIn2 S 图33二选一电路Y0 (LED0)Y3 (LED3)Y4 (LED4)Y5 (LED5)Y6 (LED6)Y7 (

19、LED7)图34完整的可逆计数器3.3、撰写实验报告实验报告要求分模块，有调理给出各个模块的设讣。4、实验步骤:1）建立工程文件，顶层文件为原理图；2）编写分频模块程序，要求输入为5 0 MH z系统时钟,输出为1Hz计数时钟:3）编写2选1模块,输入为按键、1 Hz时钟和开关SW 2 ,输岀为计数源：4）编写计数器模块主程序模块；5）在原理图中，将各个模块连接，使用p inhead分配引脚资源；6）对程序进行功能仿真；7）下载程序，进行验证。三、时序逻辑电路实验（二）1、实验名称：跑马灯电路设计2、实验目的：1）进一步熟练ISE开发工具，巩固FPGA开发的基本步骤，掌握功能仿真方法;2）掌握

20、时序逻辑电路设计的一般方法，掌握时钟分频程序设il方法；3）理解V HDL的层次结构设计，掌握多个进程设计方法；4）巩固程序下载方法；5）了解开发板时钟资源，以及时钟分频方法。3、实验内容：3.1、实现如下基本的可逆计数器跑马灯电路图如图35所示。功能叙述:初始情况下Y0= '1'，其它为，0'。然后，在en为高电平的情况下，在 时钟信号elk的下降沿进行移位。当dir= 1时,每来一个时钟信号，循环左移一位, 当dir= 'O'时，每来一个时钟，循环右移一位。另外，移位控制时钟可以选择为按键，即每按键一次相当于一个时钟信号，系统可 以在按键和系统分频时

21、钟之间进行选择。要求：1）Clk信号的周期为1 S,利用分频电路对5OMhz系统时钟分频得到。2）在一个结构体中,写多个进程：时钟分频进程，移位进程,二选一进程。3.2、资源使用要求:1）用LED0LED7作为跑马灯输出显示丄ED 7为高位，LEDO为低位；2）SW0为循环方向控制；3）SW1为工作允许E N控制端；4）计数时钟频率为1Hz,通过对5 0 Mhz系统时钟分频得到，分频模块如图；6 ）扩展:可以由按键来控制循环（按键为BTN.SOUTH），即每按一次BT N_SOUT H,则完成一次移位。通过SW2选择移位控制时钟沿。3.3、撰写实验报告。4、实验步骤：1）建立工程文件，顶层文件

22、为HDL：2）编写顶层程序。程序包括多个进程；3）编写分频进程程序，要求输入为50MHz系统时钟，输出为1Hz计数时钟；4）编写2选1进程，输入为按键、1Hz时钟和开关SW2.输出为跑马灯務位控制源;5）编写移位进程；6）对程序进行功能仿真：7）下载程序，进行验证。状态机电路实验（一）1、实验名称:按键抖动消除及验证电路设计2、实验目的：1）进一步熟练IS E开发工具，巩固FPG A开发的基本步骤,掌握功能仿真方法;2）了解按键抖动的原因，抖动消除方法3）掌握状态机的设计方法；4）掌握消除抖动的状态机设计方法5）巩固程序下载方法；。3、实验内容:3.1原理简介按键动作发生时，按键的输出会出现不

23、稳左的逻辑O和逻辑T的跳变。该信号直接输入 到计数器之类电路，会发生计数错误。如图3- 5所示。图3-5信号抖动32提示:状态机设计思路设置十个状态：SO,S1,S2, S3.S4, S5。电路的复位信号RST有效时，电路进入复位状态SO,在SO状态下，时钟信号CLK以一 定频率采样按键输入信号Key_in,如果采样到Keyjn = ©,则停留在SO状态，并继续采样, 一旦采样到Key_ i n=T ；则转入S 1延时状态，进行消抖延时，当延时结束时,Delay_en d -1；则转入S2状态，在此状态下，时钟信号CLK以一泄频率采样按键输入Key_in,如果 Key_i n = &

24、#169;则转入SO,否则转入S3;状态S3, S4的转换过程和条件与S 2相同，在状 态S4下，如果Key_in = T',则转入S5状态，当进入S 5时,表示经过S2, S3,S4三个连 续状态检测按键输入Key_门】都为'1，则认为按键处于稳定状态，在S5输岀按键确认信 号 K e y_c o nf i rm= T。同时在状态S 5下，时钟信号C LK检测按键输入Ke y _in,如果K e yjn = * 1 表示按 键未释放，继续停留在S5,检测输入信号，如果检测到Key_in =表示按键已经释放，输岀Key.confi r m= ©, 返回到状态S 0，等

25、待下一次按键操作。3.3完成验证电路设计设计一个按键讣数器，对未去抖的信号和去抖后的信号分别进行计数。验证设计的正确 性。3.3资源使用要求1) 用LEDO-LED 7作为计数输出;2) BT N_E AST作为按键。3.4、撰写实验报告。实验报告内容要符合实验步骤要求。包括：状态分析、状态转换图、VHDL源程序、实 验结论。4、实验步骤：1）画出电路的状态转换图：2）编写完整的VHD L程序；3）下载程序，进行验证。五、综合实验（一）1%实验名称:！两人乒乓球游戏2、实验目的：1 ）进一步熟练ISE开发工具，巩固FPGA开发的基本步骤，掌握功能仿真方法;2）巩固状态机的设计方法；3）巩固按键消抖电路设汁方法；4）掌握多进程程序设计方法；5）巩固程序下载方法：6 ） 了解开发板时钟资源，以及时钟分频方法。3、实验内容：3.1原理简介