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文档简介

1、3级m序列发生器设计方案a2a1a0输出 版权文档，请勿用做商业用途图 2.2七位反馈移位移存器方案一：根据图 2.2 的结构模型，对于级数为n=3的 m 序列，可设置四个寄存器，将寄存器0和寄存器 1进行异或运算，把结果赋给寄存器3。然后将寄存器2， 1， 0右移一位。再将寄存器3赋给寄存器 2。这样就不会产生数据覆盖。最后把寄存器0输出。同理可得 15位 m 序列，级数 n=4的 verilog建模思路。版权文档，请勿用做商业用途方案二：由于 7位 m 序列 1110010 可用三位二进制7种状态表示， 因此可用 Moore有限状态机的行为进行建模方法。Moore有限状态机，其输出值只取决

2、于当前状态，与输入值无关。可以通过在always 语句块内使用 case 语句来实现， 在每个 case分支都应当有输出值及状态转换。设状态A=3'b111,B=3'b011,C=3'b001,D=3'b100,E=3'b010,F=3'b101,G=3'b110;它们的转换关系图如图 2.3 ： 版权文档，请勿用做商业用途图 2.3m序列发生器的状态转移图方案一的程序比方案二简洁，方案二的思路比方案一更明白。二者的各有千秋。4级 m序列及其 Manchester编码module manchester_encodingnew(enc_da

3、ta,m_test,clk); 版权文档，请勿用做商业用途parameter BYTE_WIDTH=8;input clk;output enc_data;output m_test;reg phase;reg busy;wire clkr;wire enc_data;reg 2:0 bit_count;regreg_data;reg Data_CLKT,Buff;reg 3:0m_Buff;assign clkr=clk;initialbeginData_CLKT=0;busy=0;phase=0;bit_count=0;endalways(posedge clkr)beginData_CL

4、KT=Data_CLKT;endalways (posedge clkr)beginphase=phase;endalways (posedge clkr)beginif(bit_count=BYTE_WIDTH-1)&&phase)busy=0;elsebusy=1;endalways(posedge clkr)beginif(phase&&busy)bit_count=bit_count+1;endalways (posedge clkr)beginif(phase&&busy)beginBuff=m_Buff1m_Buff0(m_Buff=0);m_Buff0=m_Buff1;m_Buff1=m_Buff2;m_Buff2=m_Buff3;m_Buff3=Buff;endendalways (posedge clkr)beginreg_data=m_Buf

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