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文档简介

1、 学生实验报告 系别 电子信息学院 课程名称 电子技术实验 班级 10通信A班 实验名称 实验七计数器及其应用 姓名 葛楚雄 实验时间 2021年5月30日 学号 2021010101019 指导教师 文毅 报告内容 一、 实验目的和任务 1.1. 学会用集成电路构成计数器的方法。 2.2. 掌握中规模集成计数器的使用及功能测试方法。 3.3. 运用集成计数器构成 1/N1/N 分频器。 二、 实验原理介绍 计数器是数字系统中用得较多的根本逻辑器件,它的根本功能是统计时钟脉冲的个数,即实现计数 操作,它也可用丁分频、定时、产生节拍脉冲和脉冲序列等。例如,计算机中的时序发生器、分频器、 指令计数

2、器等都要使用计数器。 计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,可分为同步计数器 和异步计数器;按进位体制的不同,可分为二进制计数器、十进制计数器和任意进制计数器;按计数过 程中数字增减趋势的不同,可分为加法计数器、减法计数器和可逆计数器;还有可预制数功能等等。 1 1、用 D D 触发器构成异步二进制加法/减法计数器 图项-1 3位二进制异步加法计数器 如上图16-1所示,是由3个上升沿触发的D触发器组成的3位二进制异步加法计数器。图中各个 触发器的反相输出端与该触发器的 D输入端相连,就把D触发器转换成为计数型触发器 To 将上图加以少许改变后,即将低位触发器的

3、 Q端与高一位的CP端相连,就得到3位二进制异步减 法计数器,如下所示: 2 2、异步集成计数器 74LS9074LS90 74LS90为中规模TTL集成计数器,可实现二分频、五分频和十分频等功能,它由一个二进制计数 器和一个五进制计数器构成。其引脚排列图和功能表如下所示: 图16-3 74LS90的引脚排列图 表16-1 T4LS90的功能表 3 3、中规模十进制计数器 74LS19274LS192或 CC40192CC40192 74LS192是同步十进制可逆计数器,它具有双时钟输入,并具有活除和置数等功能,其引脚排列及 逻辑MSI MS2 QO QJ Q2 MR1 MR2 Q3 CLK0

4、 CLK1 12 9 瓦 RESET冶ET INPUTS OUTPUTS MR MR2 MS1 MS2 Q, Qa Q3 H H L X L L L L H H X L L L L L X X H H H L L H L X L X Count X L X L Count L X X L Count X L L X Count COUNT 4 5 6 7 8 OUTPUT Qo Qi Q2 QJ L L L L H L L L L H L L H H L I L L H L H L H L L H H L H H H L L L L H H L L H 计数豚1中S16-2乌位二进#屏步撅法计

5、数器 H - HiGHVoliaoeL&wei L - LOW Voltage L 知ei X - Don t Cara 符号如下所示: Voc Ro MR ICO KU PL 引 1 I I X I 3 I II I I TH Pl Q| QQ CP) CPL 02 03 GMD (a)引脚排列 图16-4 74LS1G2的引脚排列及逻辑符导 图中:PL为置数端,CPU为加计数端,CPD为减计数端,TCU为非同步进位输出端, TCD Q2、 输入 输二 MR P3 P2 Pl PO Q3 Q2 QI QO 1 X X X X X X X 0 0 0 0 0 0 X X d c b a

6、 d c b a 0 1 t 1 X X X X 加计数 0 1 1 r X X X X 减计数 为非同步借位输出端,P0、P1、P2、P3为计数器输入端,MR为活零端(高电平活零),Q0、 Q3为数据输出端。其功能表如下: 表16-2 74LS192的功能表 4 4、4 4 位二进制同步计数器 74LS16174LS161 该计数器能同步并行预置数据,具有活零置数,计数和保持功能,具有进位输出端,可以申接计数 器使用。它的管脚排列如图16-5所示: Vcc TC Qo Q1 02 03 CET PE PE- Parallel Enable (Active LOW Input PQ-P Pra

7、lle-I Inputs CEP Count Enable Parallel Input CET Count Enable Trickle Input gp Clock (Active HIGH Going Edge Input H4R Master R&sst (Active LOW Input SR S/nchronous Reset (Active LOW) Input QQ-Q Parallel Outputs (Note b) TC Terminal Count Output (Note b) 表16 - 3 74L5L61助能表 从逻辑图和功能表可知,该计数器具有活零信号

8、/MR,使能信号CEP, CET,置数信号PE,时钟信 号CP和四个数据输入端P0P3,四个数据输出端Q0Q3,以及进位输出TC,且TC=Q0 Q1 Q2Q3CET。 5 5、计数器的级连使用 一个十进制计数器只能显示0 9十个数,为了扩大计数器范围,常用多个十进制计数器级连使用。 同步计数器往往设有进位(或借位)输出端,故可选用其进位(或借位)输出信号来驱动下一级计数器。 下列图为用2片74LS192级连使用构成2位十进制加法计数器的示意图: QO QI Q2 Q3 Q4 Q5 Q6 Q7 一 L 1 1 I CPU 用由皿 Qj PQ Pi P2 Pa .Ku CPU 0() 5 PQ P

9、i P2 P3 1 I 1 DO DI D2 D r 3 1 1 tr D4 D5 D6 D7 图16-6 74LS192级连示意图 6 6、实现任意进制计数 (1)用复位法获得任意进制计数器 假定已有一个N进制计数器,而需要得到一个 M进制计数器时,只要MN,用复位法使计数器计 数到M时置零,即获得M进制计数器。如下列图16-7所示为一个由74LS192 +进制计数器接成的5进制 计数器。1 2 2 3 3 LL LL 6 6 7 7 MRMR CP PoPo PI P? CEP GND 曲同网国 E 商Rl ( 图16-5 74LS1G1管脚排列图 它的功能表如F m is-? s进制计数

10、器 2利用预置功能获得M进制计数器 下列图为用三个74LS192组成的421进制的计数器,注意此时 MR都要接低电平 图16-8 421进制计数器 外加的由与非门构成的锁存器可以克服器件计数速度的离散性,保证在反应置 “0信号作用下可靠 置“0 图16-9是一个特殊的12进制的计数器电路方案。在数字钟里,对十位的计时顺序是1、2、3、 11、12,即是12进制的,且无数0。如下列图所示,当计数到13时,通过与非门产生一个复位信号,使 74LS192第二片的时十位 直接置成0000,而74LS192第一片,即时的个位直接置成 0001,从而实现 了从1开始到12的计数。注意此时MR都要接低电平。

11、 QO QI Q2 Q3 旦 74LS192Q y- A DO DI D2 D3 I I 1 P CPu 图16-9特殊的12进制计数器 三、实验内容和数据记录 内容一 中规模同步74LS161二进制计数器功能验证 1、 QA QB QC QD 输出端; 2、 OC进位输出端; 3、 ABCD数据预置输入端; 4、 CP上升沿有效; 5、 /CR活零端 6、 /LD同步预制端 7、 P、T功能控制端; V?c QA QB QC QD T (/ LD) 16 15 10 9 ) 74LS161 1 2 3 4 5 6 7 8 (/CR) Cp A BPL QQ QI Q2 Q3 7 . 74LM

12、 刃Q) A DO El D2 D3 i i 】i r CPu 1 74LS161 真值表 功 能 输 入 输 出 % P T cP D、 叫 QD Qc QR QA 清零 0 X X X X X X X X 0 0 0 0 置数 1 0 X X i b (1, d. dt d0 d3 d. 禹 d0 计数 1 1 1 1 f 3 X 一 X X X 数 保 1 1 0 1 X X X X X 保 持 持 1 1 X 0 X X X X 保持。厂=。 注;OC=QDQCQBQA*T 内容二、用74LS161实现模7计数器 状态图如下: 内容三、用74LS95勾成“8421码的十进制计数器 QA

13、 QB QC QD o M=2 K M=5 Sm S RQI RQJ 1. CP1输入计数脉冲,Q AQBQCQD输出“8421码 2. 将测试的结果填入下表 状态图如下: 内容四、用74LS95勾成“5421码十进制计数器 注:CP2俞入计数脉冲,QBQCQDQA输出“5421码 1. 将测试的结果填入下表 状态图如下: 内容五、用74LS9CK现模7计数器的接线图(内容五) -|Cp Nc QA QD GNDQQ QC _ U 1 74LS08(l/4) 14 10 9 8 D 74LS90 1 2 3 4 5 6 7 - +5V C安 Ri Rg N。Vcc S91 SP2 反应活零法:当输出端=(0111)时,R01R02 =1,输出端回到(0000)。因异步活零,反应信号取 其中0111为暂态,存在时间很短暂,所以没在上图中表示出来。 四、实验结论与心得 1. 该实验存在一定测量误差,误差来源丁电路箱中得误差,但是误差实验允许范围内,故该实验 有

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