数字集成电路复习指南

1、1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓 ）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。3.摩尔定律” 其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原

2、因，他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍；（2）芯片面积不断增大，大约每3年增大1.5倍；（3）器件和电路结构的改进。4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。6. 根据实际工作确定所允许的最低输出高电平 ，它所对应的输入电平定义为关门电平 ；给定允许的最高输出低电平 ，它所对应的输入电平为开门电平 7. 单

3、位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即 dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo 晶体管本征延迟时间；UL 最大逻辑摆幅

4、， 即最大电源电压；Cg 扇出栅电容(负载电容)；Cw 内连线电容；Ip 晶体管峰值电流。10. 故障覆盖率：用测试向量集可以测出的故障与电路中所有可能存在的故障之比，称为故障覆盖率。二简答题部分1. 要降低集成电路的成本， 必须采取以下措施批量要大，总产量大，则第一项设计成本和制版费就可忽略，成本降低； ·提高成品率； ·提高每个大圆片上的芯片数， 要尽量缩小芯片尺寸(面积)。2. 现场可编程门阵列FPGA（Field-Programmable Gate Array）基本特点：不需要定制式掩膜层；可编程基本逻辑单元的规则矩阵是FPGA的核心，可采用编程方法实现组 合逻辑和

5、时序逻辑；设计周期为几小时。3. 数字集成电路设计总体上可分为电路设计（前端设计）电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表版图设计（后端设计）版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。4. 设计抽象的层次（从电路高层的系统逐步细化，直到最底层的晶体管级电路）系统算法级寄存器传输级(RTL级)逻辑级和电路级最低层的晶体管级电路5. 综合可分为三个层次行为综合：是指从系统算法级的行为描述到寄存器传输级（RTL）结构描述的转换逻辑综合：是从RTL级描述到门级逻

6、辑级的转换版图综合：是从门级描述到产生相应版图的综合6. 外延生长的目的:用同质材料形成具有不同的掺杂种类及浓度,因而具有不同性能的晶体层.外延也是制作不同材料系统的技术之一. 外延生长后的衬底适合于制作有各种要求的器件与IC,且可进行进一步处理.7. 光刻步骤: 晶圆涂光刻胶 曝光 显影 烘干8. 可编程逻辑器件PLD主要特点是：·无定制式掩膜层或逻辑单元；·内含一个可编程逻辑阵列，设计方便、快捷；·制作简单，保密性强，一般只有几百门规模。9. 全定制集成电路 优点：性能完全符合要求、硅片利用率高，有利于提高集成度，降低成本。缺点：工作量大、设计效率低、设计周期

7、长和设计费用高。适用：模拟和数/模混合的专用集成电路，大批量三生产。10. 金属层的三个主要功能： 形成器件本身的接触线； 形成器件间的互连线； 形成焊盘。11. 设计规则的形式 (1)设计规则是集成电路设计与制造的桥梁(2)这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的(3) 设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求作用： 在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率。12整个布图设计分为 划分(Partition)；布图规划(Floor-planning)；布局(Pla

8、cement)；布线(Routing)压缩(Compaction)。13 版图验证和检查主要包括哪些方面 DRC（设计规则检查）ERC（电学规则检查）LVS（版图和电路比较）LPE（版图寄生参数提取）PRE（寄生电阻提取）13. ERC的主要错误有如下几种1）节点开路：发现版图中有多个相同的节点。2）短路：如在检查后，在同一节点出现两个或两个以上相同的节点名，则说明该节点处于短路状态。3）接触孔浮孔。如有关的接触孔与金属层并未覆盖，即出现无接触错误。4）特定区域未接触。如P阱或N阱位分别接地或电源。5）不合理的元器件节点数。14. 短窄沟效应对阈值电压的影响短沟效应使阈值电压降低;窄沟效应使阈

9、值电压增大，所以可以使短、窄沟效应互相补偿。1.短沟道效应：长沟道时，栅压引起的耗尽层近似为矩形，忽略源漏耗尽层向沟道区内的扩展;当沟道长度很短时，源漏耗尽层的扩展变得不可忽略，会分担一部分耗尽区，使作用的栅压减小，使阈值电压下降。2.窄沟道效应：每个器件四周都有场氧保护，由于边缘场的影响，使沟道区耗尽层在沟道宽度两侧向场区有一定的扩展，当沟道宽度较大时，耗尽层向两侧场区扩展部分可以忽略；但对于窄宽度的器件，边缘场造成的耗尽层电荷量比原来计算的大，由于扩展部分由栅压引起，所以窄沟道效应使阈值电压增大。15. 恒定电场规则按比例缩小可以得到三方面重要改善：一是集成度呈 倍增长，二是使电路速度呈

10、倍提高，三是功耗呈 倍缩小。 CV规则按比例缩小理论按照CV规则，器件尺寸（包括横向尺寸和纵向尺寸）如沟道长度和沟道宽度、栅氧化层厚度 和源/漏结深 同样缩小 倍，但是所加电压保持不变。为使耗尽层宽度随器件尺寸一起缩小，衬底掺杂浓度必须增大 倍。器件尺寸按比例缩小后，其导电因子增大 倍，即 故按CV规则缩小后器件的导通电流也增大 倍。当然衬底掺杂浓度有 倍增长，会使载流子的有效迁移率下降，使导电因子增大不到 倍。实际上按CV规则缩小后，器件的导通电路近似增大 倍。速度的提高是以增加功耗为代价的。但是按CV规则缩小后电路的优值仍然得到了改善，尽管不如CE规则改善的大。16. 解释PMOS传输“0

11、”时，存在阈值损失原因 解释NMOS传输“1”时，存在阈值损失原因17. 动态电路的优点及存在的问题18.18. 预充-求值动态电路的电荷分享问题19. 多米诺CMOS电路构成由一级预充-求值动态逻辑门加一级静态CMOS反相器构成。 特点：由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。20. 产生闩锁效应的基本条件有三个：（1）外界因素使两个寄生三极管的EB结处于大于等于0.7的正向偏置。（2）两个寄生三极管的电流放大倍数乘积大于1：（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流Ih。2

12、1. 防止闩锁效应的措施：（1）减小阱区和衬底的寄生电阻Rw和Rs，这样可以减小寄生双极管发射结的正向偏压，防止Q1和Q2导通。（2）降低寄生双极晶体管的增益，增大基区宽度可以降低双极管的增益，如适当加大阱区深度；从版图上保证NMOS和PMOS的有源区之间有足够大的距离。（3）使衬底加反向偏压，即p型衬底接一个负电压而不是地，这样可以降低寄生NPN管的基极电压，使其不易导通。（4）加保护环，这时比较普遍采用的防护措施。（5）用外延衬底，在先进的CMOS工艺中，采用p+衬底上有p-外延层的硅片，p-外延层较薄，大约比n阱深几个微米。这样使寄生pnp晶体管的集电极电流主要被p+衬底收集，从而极大减

13、小了寄生NPN晶体管的基极电流，使NPN晶体管失去作用。（6）采用SOICMOS技术是消除闩锁效应的最有效途径。22. SOI衬底的优点：由于SOICMOS器件的有源区完全有二氧化硅包围隔离，不会形成纵向和横向的寄生双极晶体管，从根本上避免了闩锁效应。23. 闩锁效应的原因与解释 在这个P阱CMOS电路中，以N型衬底为基区，P+源区及漏区为发射区，P阱为集电区形成一个横向的寄生PNP三极管。而以P阱为基区，N+ 源区及漏区为发射区，N型衬底为集电区又形成一个纵向的寄生NPN三极管。这两个寄生三极管构成了一种PNPN的四层可控硅（SCR）结构，其等效电路图中，Rs、Rw为衬底和P阱的体电阻。在正

14、常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象。24.离子注入后为什么要退火通常离子注入的深度较浅且浓度较大，必须使他们重新分布。同时由于高能粒子的撞击，导致硅结构的晶格发生损伤。为修复晶格损伤，在离子注入后要进行退火处理24. 测试分为

15、那四种？1）验证测试：是一种研究型测试。在大批量投产之前，首先要确定它的功能和性能都达到了设计的要求。测试全面。2）生产测试：对于大批生产的芯片，测试它的功能是否正确以及性能指标是否在规定的范围以内，并进行分选。3）老化测试：通过一个长时间的连续或周期性的测试来发现是否存在失效的芯片。 4）成品检测：在集成到系统之前，系统制造商一般要进行成品检测。 26. 扫描路径法由于时序电路存在记忆单元，状态相当复杂，生成的测试图形非常多，因此测试也相当复杂。要改善时序电路的测试，就必须使这些记忆单元的状态易于外部设定和观测。扫描路径法是一种应用较为广泛的结构化可测性设计方法，其主要思想是获得对触发器的控

16、制和观测。采用扫描路径法后，电路除了正常的工作方式外，还需要增加一种专门为测试用的方式，在此方式下，利用控制信号使所有的触发器以串行移位寄存器的方式工作这种专门为测试用的方式称为扫描方式，其扫描测试通过的路径称为扫描路径扫描路径法的主要优点是只需要三个附加的管脚，即测试使能（ TC ）、扫描输入（SCAN_IN）和扫描输出（SCAN_OUT），就可以控制和观测电路内部的主要节点，因而得到了广泛的应用。其主要缺点是对电路速度及芯片面积的影响都比较大27. 预充求值电路的级连 当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富NMOS直接级联，对于富NMOS电路，输出节点预充的高电平可以使下

17、一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出。3 计算题1. 电路设计1.=VTN/VDD =|TTP|/VDDKna=Knb=2Kneff Knc=Kneff Kpa=Kpb=Kpc=2KpeffK= L=2um W可求。2. 已知Kn,Kp求噪声容限（1） N输入与非门噪声容限VNLM=V1VNHM=VDD-Vn（2） N输入或非门噪声容限3. 已知反相器Kn，tox，CL，VTN=VTP, 求tr和tf=0.5VDD=1 KP=0.5Up*Cox*Wp/L Wp可求同理Wn可求第四题 测试题1.通路敏化法 首先假设内部节点A存在固定于1的故障求测试矢量。 第一步：为了使A节点的故障能够被激活，则