任务三时序逻辑电路及其应用4任意进制计数器

1、 3.1 寄存器寄存器 3.2 二进制计数器二进制计数器 3.3 十进制计数器十进制计数器 3.4 任意进制计数器任意进制计数器 小结小结任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.1 寄存器寄存器 3.2 二进制计数器二进制计数器 3.3 十进制计数器十进制计数器 3.4 任意进制计数器任意进制计数器 本章小结本章小结任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.1.1 数码寄器数码寄器 将仅仅具有接收数码、储存数码和删除原有数码将仅仅具有接收数码、储存数码和删除原有数码功能的寄存器称为数码寄存器。寄存器存储数据的位功能的寄存器称为数码寄存器。寄存器存储数据的位

2、数等于构成它的触发器的个数。数等于构成它的触发器的个数。 3.1 寄存器寄存器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 电路如图3.1所示图3四位数码寄存器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 当接收脉冲CP的上升沿到达时，寄存器接收新的数据，并存入各触发器之中，同时由QQ输出更新后的数据。 寄存器的数据可以保存到下一个CP脉冲的上升沿到来之前。 数码寄存器接收数码时所有代码同时读入，且同时出现在输出端，这种方式称为并行输入、并行输出方式。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用3.1.2 移位寄存器移位寄存器 1.单向移位寄存器 （1）电路结构

3、四位单向移位寄存器如图3.2所示 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.2 四位单向移寄存器 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （2）逻辑功能分析 驱动方程 D0=D D1=Q0 D2=Q1 D3=Q2 状态方程DQn10 nnQQ011 nnQQ112 nnQQ213任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 数据传输 首先将寄存器清零，只要 端有一负脉冲，触发器各输出均为零。 然后在D输入端加入数据信号，设D=1101，从D端自高向低逐位输入1101，D 信号应与CP脉冲相互对应，D 信号先于CP脉冲上升沿到来之前置入D输入端，其工作

4、过程如表3.1所示。CR任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用CP输 入输 出移位过程DQ0 Q1 Q2 Q3 00 0 0 0清 零123411011 0 0 01 1 0 00 1 1 01 0 1 1向高位移一位向高位移二位向高位移三位向高位移四位 由表可以看出，经过四个CP脉冲，1101置入了寄存器. 表3.1 四位单向移位寄存器状态表任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2.双向移位寄存器 所存数码既可以自低位向高位逐位移动又可以自高位所存数码既可以自低位向高位逐位移动又可以自高位向低位逐位移动的寄存器称为双向移位寄存器向低位逐位移动的寄存器称为双向

5、移位寄存器。 （1）74LS194的外引线排列与引出端符号 外引线排列如图3.3所示： 图3.3 74LS194外引线排列任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （2）功能及其说明 74LS194的功能如表3.2所示：任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 表15.2 74LS194功能表 输 入输 出功能 CP DSR D0 D1 D2 D3DSLM0 M1Q0 Q1 Q2 Q3L L L L L 复 零H L LQ00 Q10 Q20 Q30 保 持H H L HQ10 Q20 Q30 HH；左移H L L HQ10 Q20 Q30 LL；左移HH H LH

6、 Q00 Q10 Q20 H；右移HL H LL Q00 Q10 Q20 L；右移H d0 d1 d2 d3 H Hd0 d1 d2 d3 并入CR任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （3）应用 利用74LS194组件构成环形计数器。 把寄存器输出端Q3反馈到右移输入端DSR，使DSR=Q3。电路组成如图3.4所示： 图3.4 环型计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用思考题思考题u 图3.1是用D触发器组成的数码寄存器，用JK触发器能实现数码寄存吗？如果可以，请画出用JK触发器组成的2位数码寄存器。u 什么是高位移位寄存器？什么是低位移位寄存器？二者

7、在串行输入数据时有什么要求？返回任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用3.2 二进制计数器二进制计数器 3 .2.1 异步二进制计数器异步二进制计数器 1.电路组成 三位异步二进制加法计数器的电路如图3.5（a）所示 ： 图3.5 (a)逻辑图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 其结构特点是： 每个JK触发器的JK输入端均为悬空状态，悬空为“1”，即每个触发器是处于计数状态的，每来一个CP脉冲，其状态就翻转一次。每个触发器都接成T触发器。 计数脉冲CP只加到最低位触发器的时钟脉冲输入端，而高一位的触发器则由相邻低位触发器的进位信号触发。因此，各位触发器的翻转

8、不是同时的各位触发器的翻转不是同时的，状态更新有先有后，FF2、FF3与CP不同步。这是异步计数器的重要特点。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2. 逻辑功能分析 电路的波形如图3.5(b)所示。 图3.5 (b)时序图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 将每个CP脉冲所对应的触发器的状态列于表3.3 表3.3 三位二进制加法计数器状态表计数脉冲触发器状态十进制数CPQ3 Q2 Q100 0 0 010 0 1 120 1 0 230 1 1 341 0 0 451 0 1 561 1 0 671 1 1 780 0 0 0任务三任务三 时序逻辑电路及

9、其应用时序逻辑电路及其应用 由表可以看出，触发器的不同状态是代表了输入计数脉冲的数目。 3.集成异步二进制计数器 型号为74LS393的集成电路是双四位二进制加法计数器。图3.6（a）是它的逻辑电路，图 (b)是它的外引线排列图。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.6 74LS393电路图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （b）外引线图 图3.6 74LS393 电路图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 由图3.6（a）可以看出，该电路具有构成异步二进制加法计数器的规律，如果将左边计数器最高位的Q端接到右边计数器的计数脉冲输入

10、端，就可以构成八位二进制加法计数器，如图3.7所示。 图3.7 74LS393实现八位二进制加法计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.2.2 同步二进制计数器同步二进制计数器 1.电路组成 三位同步二进制减法计数器的电路如图3.8（a）所示，其中FF3所为最高位，FF1为最低位。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 图3.8 (a)电路图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 其结构特点是： 所有触发器的CP脉冲端同时接到一个计数脉冲上。 最低位触发器的JK 端悬空，仍接成T触发器 。同时所有低位触发器的 端相“与”接到高位触发器

11、的输入端J、K上。即：Q任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 依次类推，第n个触发器JK端的逻辑表达式为： 123322111QQKJQKJKJ121QQQKJnnn任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2.逻辑功能分析 电路的波形如图3.8（b）所示。 图3.8 (b)波形图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 每个CP脉冲所对应的各触发器的状态如表3.4所示。 表3.4三位二进制加法计数器状态表 计数脉冲触发器状态 十进制数CPQ3 Q2 Q100 0 0011 1 1 721 1 0 631 0 1 541 0 0 450 1 1 3

12、60 1 0 270 0 1 180 0 0 0任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.集成同步二进制计数器 （1）74LS161的逻辑功能 型号为74LS161的集成计数器是四位同步二进制 加法计数器。其外引线排列及方框图如图3.9所示，逻辑功能如表3.5所示。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.9 74LS161外引线及方框图（a） 外引线图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 图3.9 74LS161外引线及方框图 （b）方框图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用表3.5 74LS161 功能表CR LD

13、PCT TCT 输 入状 态 输 出CPD3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 0 1 1 1 1 1 1 0 1 1 0 d3 d2 d1 d0 0 0 0 0d3 d2 d1 d0 计 数 保 持 保 持任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用表3.5 74LS161 功能表CR LD PCT TCT例15.2 输 入状 态 输 出CPD3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 0 1 1 1 1 1 1 0 1 1 0 d3 d2 d1 d0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持任务三任务三 时序逻辑电路及其应用时序逻辑

14、电路及其应用 表中第一行说明电路具有异步清零功能。 表中第二行说明电路具有同步置数功能。 表中第三行说明，只有当CTP =CTT =1，CP脉冲上升沿到来时，电路才具有二进制加法计数功能。 表中第四行和第五行说明电路具有保持原状态不变的功能。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （2）74LS163的逻辑功能 74LS163 为同步四位二进制加法计数器，其管脚排列及方框图如图3.10所示 ： （a）外引线排列 （b）方框图 图3.10 74LS161的外引线及方框图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS163的逻辑功能如表3.6所示。 表3.6 7

15、4LS163功能表CR LD PCT TCT输 入状 态 输 出 CPD3 D2 D1 D0 Q3 Q2 Q1 Q0 0 0 0 0 01 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 计 数1 1 0 保 持1 1 0 保 持任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS163的逻辑功能如表3.6所示。 表3.6 74LS163功能表CR LD PCT TCT输 入状 态 输 出 CPD3 D2 D1 D0 Q3 Q2 Q1 Q0 0 0 0 0 01 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 计 数1 1 0 保 持1 1

16、0 保 持例15.3任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 分析功能表后，应能回答下列问题： 计数器在什么条件下才能计数，是C上升沿计数，还是C下降沿计数，各输入端应加什么信号？ 电路有无清零功能？如果有，是异步清零，还是同步清零？ 电路有无预置数功能？如果有，是异步置数，还是同步置数？ 电路有无保持功能？如果有，条件是什么？任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 下面将集成计数器的清零置数的种类及对输入端的要求对比于表3.7中 表3.7 集成计数器中清零与置数的输入条件CRCRLDLD功能及控制端分 类输 入 条 件清 零（ ）异步清零清零端输入有效电平与CP

17、无关同步清零清零端输入有效电平CP脉冲触发沿到来置 数 ( )异步置数预置数端输入有效电平数据输入端输入数据与CP无关同步置数 预置数端输入有效电平 数据输入端输入数据 CP脉冲触发沿到来任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （3）74LS161和74LS163的状态转换图 74LS161和74LS163在计数时的状态转换图如图3.11所示。 图3.11 74LS161及74LS163的计数器状态图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （4）集成二进制计数器的级连扩展 利用两片74LS163可以构成八位二进制加法计数器，如图3.12所示。 图3.12 74L

18、S163的级联扩展任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.2.3 3.2.3集成二进制计数器型号简介集成二进制计数器型号简介 如表3.8所示 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 品种代号品 种 名 称74934位二进制计数器74161可预置4位二进制计数器(异并步清除)74163可预置4位二进制计数器(同步清除)741694位二进制加/减同步计数器74191同步加/减计数器74193可预置4位二进制可逆计数器(双时钟)74197可预置二进制计数器742934位二进制计数器 74393双4位二进制计数器745908位二进制计数器745918位二进制计数器7

19、45928位二进制计数器745938位二进制计数器746694位同步加/减二进制计数器CC40193B4位二进制可预置可逆计数器(双时钟)CC4516B4位二进制可预置可逆计数器CC4520B双二进制加法计数器C1834位二进制加法计数器C184可预置4位二进制可逆计数器(双时钟)表3.8 集成二进制计数器品种介绍任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用思考题思考题u 总结异步二进制计数器与同步二进制计数器连接规律，并说明异步二进制计数器与同步二进制计数器在结构上有什么区别？u 怎样读懂集成计数器的功能表？u 利用两片74LS161构成八位二进制计数器。返回任务三任务三 时序逻辑

20、电路及其应用时序逻辑电路及其应用3.3 十进制计数器十进制计数器 3.3.1 异步十进制加法计数器异步十进制加法计数器 1.集成计数器74LS290介绍 型号为74LS290的计数器为二五十制计数器，其外引线排列及方框图见图3.13所示。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （a）外引线排列图 （b）方框图 图3.13 74LS290的外引线及方框图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 图3.14(a)是74LS290的逻辑图。图中FF0构成一位二进制计数器，FF1、FF2、FF3构成异步五进制加法计数器 图3.14 （a） 74LS290的逻辑图任务三任务

21、三 时序逻辑电路及其应用时序逻辑电路及其应用 如果将FF0的Q0端接到FF1的触发脉冲CP端，则构成异步十进制加法计数器，其中输出端的最高位为Q3，最低位为Q0，如图3.14(b)所示。 （b）十进制连接图 图3.14 74LS290的逻辑图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS290 的逻辑功能如表3.9所示。 表3.9 74LS290功能表 CP R0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 0 计 数 0 0 计 数 0

22、0 计 数 0 0 计 数 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS290 的逻辑功能如表3.9所示。 表3.9 74LS290功能表 CP R0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 0 计 数 0 0 计 数 0 0 计 数 0 0 计 数 例15.1任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 表中第1行、第2行表示电路的置“0”功能与CP脉冲无关，说明74LS290 具有异步清零功能。 表中第3行、第4行表示电

23、路的置“1”功能也与CP脉冲无关，说明74LS290具有异步置“1”功能。 表中第58行说明：在R01、R02中至少有一个输入端为“0”及S9（1）、S9（2）中至少有一个输入端为“0”的前提下，当CP脉冲的下降沿到来时，该计数器开始计数。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 在接成十进制计数器时，可得出如图3.15所示的状态转换图及图3.16所示的时序图 图3.15 74LS290构成十进制计数器的状态转换图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 图3.16 74LS290构成十进制计数器的时序图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2.

24、 集成计数器74LS196介绍 74LS196为可预置数的异步二五十进制计数器，其外线排列及方框图如图3.17所示： （a）外引线排列图 （b）方框图 图3.17 74LS196外引线及方框图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS196的功能如表3.10所示。 表3.10 74LS196功能表CPCTLDCR/D3 D2 D1 D0Q3 Q2 Q1 Q000 0 0 001d3 d2 d1 d0d3 d2 d1 d011计 数任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 74LS196的功能如表3.10所示。 表3.10 74LS196功能表CPCTLDCR

25、例15.5/D3 D2 D1 D0Q3 Q2 Q1 Q000 0 0 001d3 d2 d1 d0d3 d2 d1 d011计 数任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 表中第一行说明 为低电平时，不管CP脉冲状态如何，各触发器均清零，具有异步清零功能 表中第二行说明计数置入控制端（ ）为低电平时，不管CP0 及CP1状态如何，输出端（Q0 Q3）即可预置成与数据输入端（D0D3）一致的状态，具有异步置数功能。 表中第三行表明当 为高电平时，在CP0、CP1下降沿作用下进行计数操作。 74LS196计数时的状态转换图及时序图与74LS290完全相同。CRCTLDCTLD任务三任

26、务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.计数器的级联扩展 利用两片74LS290可以构成两位十进制计数器，即一百进制计数器。 第1步：将每片的Q0 接到各自的CP1上； 第2步：将低位(个位)片的Q3接到高位(十位)片的CP0 上，便可实现，如图3.18所示。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 图3.18 74LS290的级联扩展任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 利用两片74LS196同样构成两位十进制计数器，如图3.19所示。 图3.19 74LS196的级联扩展任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.3.2 同步十进

27、制加法计数器同步十进制加法计数器 下面以74LS160为例介绍十进制同步计数器。 1.外列线排及方框图 74LS160的外引线排列及方框图如图3.20所示。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （a）外引线排列图 （b）方框图 图3.20 74LS160的外引线及方框图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2.逻辑功能分析 74LS160是一个同步十进制计数器，同步计数器即4个触发器的状态更新是在同一时刻（CP的上升沿）发生的。逻辑功能如表3.11所示。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用表3.11 74LS160 功能表CRLD CP

28、CTP CTTD3 D2 D1 D0Q3 Q2 Q1 Q00 0 0 0 010d3 d2 d1 d3d3 d2 d1 d011 0保 持11 0保 持 111 1计 数 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 表中第一行表明74LS160具有异步清零功能。 表中第二行表明74LS160具有同步置数功能。 表中第三行、第四行表明，只要CTP、CTT 中有一个为零，电路保持原态不变，即具有自保持功能。 表中第五行表明当CTP、CTT均为“1”时，具有计数功能，且在CP脉冲的上升沿触发翻转。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 它的时序图如图3.21所示，与图3

29、.16相比，仅在于触发沿不同。 图3.21 74LS160 时序图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3. 74LS160的级联扩展 利用两片74LS160可以组成两位十进制计数器，如图3.22所示 图3.22 74LS160的级联扩展任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用3.3.3 集成十进制计数器型号简介集成十进制计数器型号简介表3.12 集成十进制计数器品种介绍任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用品种代号品 种 名 称7468双十进制计数器7490十进制计数器74160可预置BCD计数器(异步清除)74162可预置BCD计数器(同步清

30、除)74168十进制加/减同步计数器74176十进制可预置的计数器74190BCD同步加/减计数器74192可预置BCD可逆计数器(双时钟)74196十进制可预置的计数器74390双十进制计数器74490双十进制计数器746684位同步加/减十进制计数器CC40192BBCD可预置、可逆计数器（双时钟）CC4510BBCD可预置可逆计数器CC4518B双BCD加法计数器C181可预置210进制可逆计数器（双时钟）5G654可预置数210进制可逆同步计数器5G65810进制计数器/分配器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用思考题思考题u 分析74LS290中由 FF1、FF2、

31、FF3组成的五进制计数器的逻辑功能，画出其时序图。u 画出由74LS290组成的二进制计数器的逻辑图，并指出由哪个CP脉冲端输入CP脉冲，哪个输出端取出信号。u 比较异步十进制计数器74LS290与同步十进制计数器74LS160在级联扩展的连接上有什么不同？并想想为什么？返回任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用3.4 任意进制计数器任意进制计数器 3.4.1 .4.1 采用复位法构成任意进制计数器采用复位法构成任意进制计数器 1.异步复位 利用集成计数器的异步清零端进行复位来实现利用集成计数器的异步清零端进行复位来实现N进制进制计数器，即为异步复位法。计数器，即为异步复位法。

32、 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 对于清零输入端为高电平有效的触发器，将对于清零输入端为高电平有效的触发器，将SN状态状态时所有触发器输出为时所有触发器输出为“1”的的Q端相端相“与与”作为复位信号，作为复位信号，即经与门反馈到清零端。 对于清零输入端为低电平有效的触发器，将对于清零输入端为低电平有效的触发器，将SN状态状态时所有触发器输出为时所有触发器输出为“1”的的Q端相端相“与非与非”作为复位信号，作为复位信号，即经与非门反馈到清零端。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 例 3.1 试用二五十进制计数器74LS290实现六进制加法计数器，74L

33、S290的功能如表15.9 所示。 解：首先将Q0端接到CP1端，计数脉冲从CP0端送入，构成8421BCD码加法计数器，其有效循环如图15.23所示。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.23 74LS290状态转换图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 为了实现六进制计数器，应在计数到0101结束时，跃过0110、0111、1000、1001四个状态而返回0000。由于74LS290的复位端R0(1)、R0(2)为异步复位端，只要R0(1)=R0(2)=1，不管CP状态如何，均复位到0000。为了保证0101能够维持一个完整的CP脉冲时间，必须利用

34、下一个状态0110作为复位信号。其波形如图3.24所示。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.24 用异步复为法实现六进制计数器时序图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 由分析可知，复位信号应为： R0(1)=R0(2)=Q2Q1 （3.3）按式（3.3）接线，得到六进制计数器。如图3.25所示。图3.25 利用74LS290实现六进制计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 例3.2 试用同步四位二进制加法计数器74LS161实现十二进制计数器，74LS161具有异步清零功能，它的功能如表3.5所示。 解：首先画出74LS161的

35、状态转换图，如图3.26所示， 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.26 74LS161的状态转换图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.26 74LS161的状态转换图例15.3任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 为实现十二进制计数器，应在74LS161从0000计数到1011时，电路状态跃过1100、1101、1110、1111四个状态而返回0000，如图中实线所示。由于74LS161的清零端为异步清零端，为了保证1011能够维持一个完整的CP脉冲周期，必须利用下一个状态SN=1100作为复位信号，且由于CR为低电平有效，因

36、此位端的信号： （3.4）其接线图如图15.27所示。状态1100为过渡状态。23QQCR任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.27 74LS161采用异步复位实现十二进制加法计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 2. 同步复位 由于具有同步清零功能的集成计数器必须在清零输入端为有效电平且CP脉冲触发沿到来时完成清零操作，所以在采用复位法实现采用复位法实现N进制计数器时，应利用进制计数器时，应利用SN-1状态作为复位状态作为复位信号。信号。 对于清零输入为高电平有效的计数器，将对于清零输入为高电平有效的计数器，将SN1状态下状态下的输出为的输出为“

37、1”的各触发器的各触发器Q端相端相“与与”作为复位信号，作为复位信号，即经与门反馈到CR端。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 对于清零输入为低电平有效的计数器，将对于清零输入为低电平有效的计数器，将SN1状态下状态下的输出为的输出为“1”的各触发器的各触发器Q端相端相“与非与非”作为复位信号，作为复位信号，即经与非门反馈到端。 这样，当计数器从S0计数到SN1时，它的清零端为有效低电平，当再来CP脉冲时，状态返回S0，形成S0SN1共N个有效状态的循环，因而构成N 进制计数器。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 例3.3 已知74LS163为同步四位二

38、进制加法计数器，其方框图如图3.10 (b)所示，逻辑功能如表3.6所示。试用74LS163实现十二进制加法计数器。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 解：从表3.6可知，74LS163具有同步清零功能，且清零低电平有效。74LS163的状态转换图与74LS161的相同，如图15.26所示。为了实现十二进制加法计数器，当74LS163从0000计数到1011时，应跃过1100、1101、1110、1111四个状态，返回到0000。此时，应将1011状态输出为“1”的Q3、Q1、Q0相“与非”作为复位信号。即： （3.5） 按上式接线得到十二进制计数器，如图3.28。013

39、QQQCR 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.28 74LS163利用同步复位实现十二进制计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 将图3.28与3.27相比，同样都是十二进制计数器，利用异步复位的74LS161是在1100状态下进行复位，利用同步复位的74LS163是在1011状态下进行复位。原因是利用异步复位的方法构成原因是利用异步复位的方法构成N进制计进制计数器时，有过渡状态数器时，有过渡状态SN，而同步复位时则无过渡，而同步复位时则无过渡状态状态SN。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 例3.4 试用例15.3中的74L

40、S163构成十三进制加法计数器。 解： 电路如图3.29所示 ： 图3.29 74LS163利用同步复位实现十三进制计数器任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用3.4.2 采用预置数法构成任意进制计数器采用预置数法构成任意进制计数器 所谓预置数，就是计数器在控制信号作用下，预置成所谓预置数，就是计数器在控制信号作用下，预置成所需的状态。通过设置不同的预置数来修改计数的周期，从所需的状态。通过设置不同的预置数来修改计数的周期，从而实现任意进制的计数器。而实现任意进制的计数器。 预置数法是利用集成计数中的预置数端LD或 来实现的。LD任务三任务三 时序逻辑电路及其应用时序逻辑电路及

41、其应用 1.异步置数 例 3.5 已知74LS196为具有异步置数功能的二五十进制计数器，其逻辑功能如表3.10所示。试用它实现七进制计数器。 解：首先将 74LS196 的 Q 端接到 CP 端，构成十进制加法计数器。欲实现七进制计数器，可以采用下述步骤进行：任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用画出十进制计数器的状态转换图，如图3.30 所示。其有效状态为 00001001。 图3.30 74LS196 状态转换图任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用确定预置数。设预置数为 0010，则 为初始状态。以 S2为初始状态，顺序找到 0010、0011、0100

42、、0101、0110、0111、1000 七个状态构成有效循环，便可以实现七进制计数，如图 3.30 中实线所示。2S任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用确定预置数控制输入端 CT 的表达式。由于 74LS196 具有异步置数功能，应以下一个状态 Si+N= 1001作为置数控制信号，因此， CT （3.7） 画图。 将数据输入端 接到预置数0010，按 CT 的表达式接其反馈信号，得到七进制计数器，如图 3.31 所示。 LD03QQLD 0123DDDDLD任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图 3.31 74LS196构成的七进制计数器 任务三任务三

43、时序逻辑电路及其应用时序逻辑电路及其应用 2. 同步置数 例 ： 3.6 试用置位法将 74LS163 接成七进制计数器。74LS163为同步二进制加法计数器，逻辑功能如表3.6 所示。 解：由表 3.6 可知，74LS163 具有同步置数功能，且低电平有效。 （1）画74LS163 的状态转换图，如图3.32 所示。它有 015 个状态。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.32 74LS163状态转换图 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （2）画74LS163 的状态转换图，如图3.32 所示。它有 015 个状态。 （3）在 16 进制计数器中

44、，以 0010 为初态，顺序计数至 1000 时，经过七个状态，需跃过10010001 九个状态而返回到0010，如图 3.32 中带箭头的长线所示。任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 （4）确定预置数控制输入端 的表达式。由于 74LS163为同步置数，故应以Si+N-1=1000信号作为它的置数控制信号，即： （3.8） （5）画图。将数据输入端接预置数,即 接0010，按式（3.8）接 ，得出七进制计数器，如图3.33所示。 0123DDDD3QLD LDLD任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.33 74LS163用同步置数端实现七进制计数器任

45、务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 3.4.3 采用进位输出置最小数法构成采用进位输出置最小数法构成N 进制计数器进制计数器 如果计数器有进位输出端及置数控制端 ，可采用进位输出置最小数法构成N进制计数器。 其方法是：从计数器的某一中间作状态作为计数时的最小数，在计数器计到1111状态时，产生一个进位信号反馈到置数控制端，使计数器返回到起始的中间状态，从而实现任意进制计数。这时，计数器的状态在这个最小数到1111之间循环。 LD任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用 例3.7 试用74LS161 设计一个十二进制计数器，其状态在自然二进制码0100-1111之间循环。 解：将74LS161的计数器状态按题意要求列与表3.13。 任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用表3.13 74LS161计数状态顺序表计数顺序Q3 Q2 Q1 Q0无效状态0 0 0 00 0 0 10 0 1 00 0 1 11234567891011120 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1130 1 0 0任务三任务三 时序逻辑电路及其应用时序逻辑电路及其应用图3.34